ボード・デザイン・ガイドライン・ソリューション・センターは、アルテラ・デバイスのためのボード・デザイン関連情報を提供し、設計者がデバイスと他の要素を統合する高速 PCB を適切に実装できるよう支援します。

ターゲット・インピーダンス・デカップリング手法

PCB デカップリング方式は、FDTIM (Frequency Domain Target Impedance Method) を使用して効率的に決定できます。この手法は Altera PDN Decoupling Calculator Tool で使用されています。また、アルテラ FPGA を使用するボードの、ボード・レベルのデカップリング要件を決定するためにも推奨します。

FDTIM 手法の詳細については、DesignCon 2006 TecForum TF-MP3 で発表された 『Comparison of Power Distribution Network Design Methods (英語版 ・ PDF) 』 を参照してください。

 

FDTIM デカップリングのコンセプト

FDTIM 手法の鍵となるコンセプトは、対象となる電源レールのターゲット・インピーダンス (ZTARGET) を決定することです。信頼性の高いデカップリング戦略により、数 KHz 以上、対象周波数 (fTARGET) 以下の範囲において、電源レールの実効インピーダンス (ZEFF) が ZTARGET より低い状態となることを保証できます。図 1 では、このコンセプトを図解します。青の水平な実線が ZTARGET、茶色の垂直な点線が fTARGET です。赤い実線の ZEFF は、DC から fTARGET の間において常にインピーダンスが ZTARGET を下回るように、さまざまなデカップリング・コンデンサとバルク・コンデンサを使用して設計されています。このデザインでは、DC からデカップリングのターゲット周波数まで、パワー・インテグリティが実現されます

 

Figure 1. Decoupling with FDTIM

FDTIM を使用して信頼性の高いデカップリング方式を設計するには、下記に示す計算を行います。

ZTARGETの決定

電源レールの ZTARGET を計算するには、次の情報が必要です。

  • 検討対象の電源レールから電力供給を受ける、システム内の全デバイスの、最大過渡電流要件。この情報は、各デバイスのメーカーから入手できます。注:アルテラは、アルテラのすべての FPGA および CPLD の消費電力を見積もる PowerPlay Early Power Estimator (EPE) ツールを提供しています。
  • 電源電圧のパーセンテージで表わした、電源レールの最大許容 AC リップル。この情報は、検討対象の電源レールから電力供給を受けるデバイスの、許容電源仕様から入手できます。
  • ZTARGET = [電圧レール (%リップル/100)/最大過渡電流]
  • ZTARGET = [(1.1)(0.05)/1.5]=36.7mΩ

上記の情報を入手できる場合は、次の式で ZTARGET を計算できます。

  • ZTARGET= [電圧レール (%リップル/100)/最大過渡電流]

たとえば、5% の AC リップルを許容し、最大過渡電流 1.5 A を供給すると見込まれる 1.1 V 電源レールを確実にデカップリングするためのターゲット・インピーダンスは、次のとおりです。

  • ZTARGET= [(1.1)(0.05)/1.5]=36.7mΩ

fTarget の決定

対象の最高周波数は、寄生プレーナ分布インダクタンスとパッケージ・マウンティング・インダクタンスが優勢となるために、妥当な数のデカップリング・コンデンサを追加しても電源レールのインピーダンス (ZEFF) がターゲット・インピーダンス ( ZTARGET ) を下回ることのない周波数です。一般的に、この fTarget の範囲は 50/60 MHz ~ 150/200 MHz となります。 これらの周波数を過ぎると、選択された対象デバイスのオン・パッケージおよびオン・ダイ・コンデンサによりパワー・インテグリティが維持および機能することが期待されます。

ZTARGET を達成するデカップリング・コンデンサの選択

電源分配システムは、対象の周波数範囲全体でパワー・インテグリティを維持するために、電圧レギュレータ・モジュール (VRM)、オン・ボード・ディスクリート・デカップリング・コンデンサ、および層間キャパシタンス (ボード・スタックアップのパワー/グランド・サンドイッチからのキャパシタンス) を使用します。上の例では、対象の周波数範囲全体で実行インピーダンスが 36.7 Ω を常に下回るように、これらを適切に選択する必要があります。

FDTIM の適用の詳細については、『 Altera PDN Decoupling Calculator Tool 』 と該当する ユーザー・ガイド(英語版 ・ PDF) を参照してください。

 

電圧レギュレーターの選択

 

PDN デザイン・ツール

 

プレーン・キャパシタンス

高周波では、ディスクリート・コンデンサによるデカップリング効果が低下します。高周波では、ノイズをデカップリングするパワー・プレーン・キャパシタンスを使用します。プレーン・キャパシタンスのコンセプトは、図 1 の標準的な並列平板コンデンサを考えることで理解できます。

図 1. 並列プレーン・キャパシタンス

Figure 1. Parallel Plane Capacitance

グランド・プレーンに隣接してパワー・プレーンが存在すると、電界が生じます。図 1 の上部分はパワー・アイランド、つまりパワー・プレーン、下部分はグランド・プレーンを示し、矢印は電気力線を表します。この電界によりキャパシタンスが生じます。キャパシタンスの大きさは、次の式で表わすことができます。

C=(εοεrA)/h

ここで、

  • εο = 自由空間の誘電率
  • εr = 使用する誘電体の比誘電率
  • A = 対向面積
  • h = 平面間の距離

    パワー・アイランドの両側にグランド・プレーンが存在する場合、総キャパシタンスを決定するには、両側のキャパシタンスを計算して、合算します。

    プレーン・キャパシタンスは高周波での主要なデカップリング方法なので、すべての高速デザインの不可欠な要素とする必要があります。高周波では、ディスクリート・コンデンサはあまり効果的ではありません。

    例として次の内容を検討します。

    例 : 距離が 4 mil の場合に、FR-4 誘電体 (εr = 4.5) の対向面積 1 平方インチあたりの平行プレートのキャパシタンスを決定します。

    解法 :

    • h = 4mils = 1.016 * 10-4 m
    • εο = 自由空間の誘電率 = 8.85 * 10-12 F/m
    • A = 1 sq インチ = 6.4516 * 10-4 m2
    • εr = 4.5

    上記のキャパシタンスの式にこれらの数値を当てはめると、C = 253 pF となります。したがって、距離が 4 mil の一般的な FR-4 ボードでは、対向面積 1 平方インチあたり約 253 pF のキャパシタンスがあります。この値は距離に対して直線的に反比例し、面積に対して直線的に比例して増減します。アルテラは、複数のボードでプレーン・キャパシタンスの使用を成功させてきました。


    寄生インダクタンスの最小化

    電源分配システム (PDS) の目標は、各デバイスのパワー・パッドとグランド・パッドで目標とする一定電圧を実現して維持することです。この目的を効果的に達成するために、PDS は電圧レギュレータ・モジュール (VRM)、バルクおよびデカップリング・コンデンサ (Decap)、およびパワー/グランド・プレーン・サンドイッチ (プレーン・キャパシタンス) を使用します。変化する過渡負荷の下で定電圧の維持に役立つためにこれらの各コンポーネントがそれぞれの機能をどれだけ効果的に果たすかは、関連する寄生インダクタンスに大いに左右されます。

    VRM

    図 1 に示すように、VRM は、一次近似として、直列に接続されている抵抗器とインダクタとして簡単にモデル化できます。


    図 1. VRM の直列インピーダンス・モデル

    Figure 1. Series Impedance Model of a VRM

    数十 KHz の範囲の低周波では、VRM は主に抵抗性であってインピーダンスが非常に低いため、これらの比較的低い周波数では瞬時電流要件を実現できます。しかし、数十 KHz を越えると、VRM インピーダンスは主に誘導性となるので、過渡電流要件を実現できなくなります。VRM の ESR および ESL 値は VRM メーカーから入手できます。最高の過渡性能を実現するためには、ESR/ESL の小さいレギュレータを選択します。


    Decap

    オン・ボードのディスクリート・デカップリング・コンデンサは、数十 KHz から 2、3 百 MHz (最大値) 付近にわたって必要な低インピーダンスを、コンデンサの ESR と ESL およびボードのマウンティングおよび分布インダクタンスの寄生容量によって、提供する必要があります。ESR と ESL が非常に小さい仕様のデカップリング・コンデンサを選択したとしても、選択したコンデンサの有効性が寄生マウンティングおよび分布インダクタンスの影響によって制限される場合があるので、十分ではありません。よって、有効な PDS を設計するには、ボード・デザインに関連する各種寄生インダクタンスを最小限に抑える注意が必要です。


    マウンティング・インダクタンス

    マウンティング・インダクタンスは、PCB へのコンデンサの実装 (マウンティング) に関連する追加の直列インダクタンスの影響です。この寄生インダクタンスは、コンデンサ・ベンダーが提供している公開 ESL 値に追加されます。マウンティング・インダクタンスは、より小型のコンデンサ・パッケージを選択し、コンデンサを PCB 上で適切にレイアウトすることにより、最小限に抑えることができます。図 2 は、実装されたデカップリング・コンデンサと、PCB 面および BGA デバイスとの関係を示す断面図です。


    図 2. デカップリング・コンデンサの実装

    Figure 2. Decoupling Cap Mounting

    マウンティング・インダクタンスは、次の式で推定します。

    • Lmnt = Ltrace + Lvia

    ここで、

    • Ltrace = 128*[(2xLenpad)+Lencap]*(htop/w) pH

    かつ

    • Lvia = 10*htop*ln(2s/D) ph

    ここで、

    • Lenpad = コンデンサ・パッドの長さとパッドからビアへのトレース長を加えた値 (mil)
    • Lencap = コンデンサ本体の長さ (mil)
    • w = コンデンサ・パッドとビア間のトレースの幅 (mil)
    • htop = 最上層と最も近いパワー/グランド・プレーン間の距離 (mil)
    • s = コンデンサのパワー・ビアの中心とグランド・ビアの中心間の距離 (mil)
    • D = ビアの外径 (mil)
    • hplanes = パワー・プレーンとグランド・プレーンの間の距離 (mil)
    • b = コンデンサとパッケージのパワー/グランド・ビア間の距離の半分 (mil)

    一般的に、マウンティング・インダクタンスを最小限に抑えるには、コンデンサのパワー・ビアとグランド・ビアをそれぞれのパッドに可能な限り近付け、可能であれば幅の広い接続トレースとより大きいビア・ドリル径を使用します。コンデンサを実装する面にパワー・プレーンとグランド・プレーンのペアを近付けると、ビアのインダクタンスの影響を抑えることができます。さらに、コンデンサの両端にビアを配置 (VOS (via-on-side) 構成) するのではなく、コンデンサの同じ側に配置 (VOE (via-on-end) 構成) すると、電流ループ面積が縮小し、ループを通り抜ける電気力線の量が最小限となり、インダクタンスを低減できます。図 3 は各種コンデンサのレイアウト・トポロジです。表 1 では、さまざまなサイズのコンデンサについて各種コンデンサ・レイアウト・スタイルのマウンティング・インダクタンスを比較します。

    図 3. 各種のコンデンサ・レイアウト・トポロジ

    Figure 3. Various Capacitor Layout Topologies

    表 1. マウンティング・インダクタンスの比較 (1)

    ビア長
    (プレーン上の高さ、インチ)
    0603
    フットプリント
    0603
    フットプリント
    0603
    フットプリント
    0603
    フットプリント
    0402
    フットプリント
    0402
    フットプリント
    0.020 ドリル パッドからビアへの狭いトレース 短く広い
    トレース
    パッドの端に
    ビアを配置
    パッドの片側に
    ビアを配置
    パッドの端に
    ビアを配置
    パッドの片側に
    ビアを配置
    0.004 1.57 1.04 0.82 0.52 0.8 0.5
    0.006 1.96 1.35 1.05 0.65 1 0.63
    0.01 2.51 1.87 1.4 0.88 1.34 0.86
    0.02 3.45 2.87 2.13 1.39 1.99 1.36
    0.010 ドリル            
    0.004 1.61 1.08 0.86 0.56 0.84 0.54
    0.006 1.99 1.39 1.08 0.69 1.04 0.67
    0.01 2.55 1.92 1.45 0.92 1.38 0.9
    0.02 3.49 2.91 2.17 1.44 2.03 1.4

    注:

    • すべての値はナノヘンリー単位、ドリルのサイズはインチ単位です。

    表 1 に示すように、大きいほうの 20 mil ビアのドリル径への幅広い接続トレースで、VOS 方式を使用して小さいほうの 0402 サイズのコンデンサを実装すると、最適な 0.50 nH のマウンティング・インダクタンスを得ることができます。図 4 は、マウンティング・インダクタンスをさらに低減するその他の推奨ビア配置構成を示しています。ただし、これらのスタイルでは追加ビアが必要で、配線の妨げになります。


    図 4. より小さいマウンティング・インダクタンスを達成するビア配置構成

    Figure 4. Via placement Styles that Yield Lower Mounting Inductance


    分布インダクタンス

    分布インダクタンスは、パワー・プレーンとグランド・プレーンのペア間のループ面積と、デカップリング・コンデンサから対象 BGA デバイスのパワー-グランド・ボールまでの距離によって形成されるインダクタンスです。結果的に、このインダクタンスはパワー/グランド・サンドイッチによって形成される層間キャパシタンスのインダクタンスに直接関係します。このインダクタンスについては、次の層間キャパシタンスに関するセクションで詳しく説明します。


    層間キャパシタンス

    図 5 に示すように、PCB のパワー・プレーンとグランド・プレーンのペアは、一次解析として、直列接続されている抵抗器、インダクタ、およびコンデンサとして単純にモデル化できます。なお、この単純なモデルでは、表皮効果や誘電損失などの周波数に依存する効果は無視しています。

    図 5.  パワー/グランド・プレーン・サンドイッチの簡略インピーダンス・モデル

    Figure 5. Simplified Impedance Model of the Power-Ground Plane Sandwich

    図 5 の ESL を求める一次方程式を次に示します。

    • ESL = (μ0•h•l)/w

    ここで、

    • μ0 = 自由空間の透磁率 (32 pH/mil)
    • h = パワー・プレーンとグランド・プレーン間の距離 (mil)
    • l = パワー・プレーンの長さ (インチ)
    • w= パワー・プレーンの幅 (インチ)

    パワー/グランド・プレーン・サンドイッチの ESL は、デカップリング・コンデンサが BGA デバイスに電流を供給する際にデカップリング・コンデンサで生じる分布インダクタンスであると解釈することができます。したがって、上の ESL の式から、デカップリング・コンデンサを対象 BGA デバイスに可能な限り近付ける (コンデンサから BGA デバイスへの距離を最小化する) ことによって、分布インダクタンスを低減できます。さらに、パワー/グランド・プレーン・サンドイッチに (h を最小化する) 薄い誘電材料と (w を最大化する) 幅広いプレーン・ペアを使用すると、デカップリング・コンデンサで発生する実行分布インダクタンスの低減に役立ちます。


    結論

    効果的な PDS の設計を成功させるには、PDS の性能を制限する可能性のある各種寄生インダクタンスを理解する必要があります。この文書では、PDS の設計時に注意しなければならない 3 つの寄生インダクタンスを説明しました。VRM 寄生インダクタンス、デカップリング・コンデンサのマウンティング・インダクタンス、およびパワー・プレーンの分布インダクタンスについて検討し、これらを最小化する手法を紹介しました。追加情報とツールについて、アルテラは PDN Decoupling Calculator ツール (ZIPファイルユーザー・ガイド(英文版 ・ PDF) も ウェブサイトで提供しています。


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ギガビット・チャネル・デザインの配線ガイドライン

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      このセクションでは、高速差動ペア・トレースをレイアウトするための配線ガイドラインの概要を示します。

    • 差動トレースは、可能な限り密結合させて配置します。トレース長全体にわたって密結合させることが不可能な場合は、トレース全体にわたって疎結合とします。図 1 は、Stratix® GX 開発ボードの層 15 と最上位層とで疎結合となっている 3.125 Gbps 差動トランシーバのトレースです。(SMA コネクタの機械的制約により) 最小限の分離が必要なため、最上位層で密結合を行うことはできません。層 15 で密結合とすると、信号が密結合から疎結合に移行する必要があり、インピーダンスの不連続性が生じます。

      図 1. 疎結合とグランド・リファレンスの例

      Figure 1. Loose Coupling and Ground Reference Example

    • マイクロストリップおよびストリップラインの伝送線路はどちらも配線に使用できます。ストリップラインには、他のノイズ源からの信号を遮断するという追加のメリットがあります。レイアウトをデザインする際の制約は、多くの場合、配線を行う層によって決まります。
    • 配線の途中の角には丸みを付けます。インピーダンスの不連続性の原因となるため、90° には曲げないでください。妥協案として 45° に曲げることもできますが、角に丸みを持たせることで最高の性能を実現できます。
    • ブロードサイドとエッジのどちらで結合しても構いません。一般的に、ブロードサイド結合を行うと、BGA から配線を出しやすくなりますが、より多くの層が必要になります。エッジ結合を行うと、BGA から配線を出しにくくなりますが、必要な層の数は減ります。どちらの場合も、許容範囲のシグナル・インテグリティ性能を実現できます。
    • 高速信号がプレーンのスプリットと交差しないようにしてください。交差が発生すると、信号のリターン・パスが長くなり、トレースのインダクタンスが増加します。インダクタンスが増加すると、ラインのインピーダンスが変わり、シグナル・インテグリティの問題が発生します。
    • 使用していないすべてのビア・パッドは、製造プロセスで取り除いてください。製造業者によっては、使用していないビア・パッドを「機能していないビア・パッド」と呼ぶ場合もあります。使用していないビア・パッドは、信号経路に追加キャパシタンスを発生させます。図 2 に使用していないビア・パッドの例を示します。
    • 図 2. 使用していないビア・パッド

      Figure 2. Unused Via Pads

    • ビアを通して信号を配線する必要がある場合は、ビア・スタブの長さが最短になるように配線します。図 3 はビア・スタブの長さが最短のため、図 4 よりも好ましい選択肢です。アルテラは、Stratix GX 開発ボードでこのテクニックを使用しています。ビア長を可能な限り利用してスタブを最小限に抑えるために、ビアを通して高速トレースを最上位層から層 16 に移しています。

      図 3. スルー・ホール・ビアによる最適なルーティング・パス

      Figure 3. Optimal Routing Path with Through-Hole Vias

      図 4. スルー・ホール・ビアによる準最適なルーティング・パス

      Figure 4. Sub-Optimal Routing Path with Through-Hole Vias

    • デュアル・ストリップライン・トレース (パワー 1 – 信号 1 – 信号 2 - パワー 2 構成) の場合、信号 1 層の信号が信号 2 層の信号と交差するときには、必ず直交させます。互いに交差しない場合は、W (W はトレース幅) の 4 倍以上離します。
    • 幅の広いピンやトレースから幅の狭いピンまたはトレースに移る場合は、「ティアドロッピング」を使用してインピーダンスの不連続性を抑えます。ティアドロッピングは、SMA コネクタをトレースにインタフェース接続する場合などに使用します。図 5 は SMA コネクタの寸法とアルテラが Stratix GX 開発ボードでティアドロッピングを使用した様子を示すスクリーン・キャプチャです。SMA コネクタの中心ピンは 50 mil 径ですが、ボード・トレースが 5 mil 幅の場合もあります。ティアドロッピングは、インピーダンスの不連続性を最小限に抑えるために役立ちます。

      図 5. SMA のティアドロッピング

      Figure 5. SMA Tear-dropping

 

ビア最適化テクニック

ガラス繊維織物材料の悪影響の最小化

表面実装パッドの下でのプレーンのカットアウト

トランスミッタのプリエンファシスとレシーバのイコライゼーション

銅トレースや同軸ケーブルなどの一般的な伝送媒体はローパス特性を持つため、低周波よりも高周波を多く減衰します。方形波を近似する一般的なデジタル信号には、スイッチング領域近くに高周波、一定領域に低周波が含まれます。この信号がローパス媒体を通過すると、高周波のほうが低周波より多く減衰され、結果として信号の立ち上がり時間が増加します。このため、アイの開口部が狭くなり、エラーの発生確率が高まります。

信号の高周波成分は、いわゆる「表皮効果」によっても劣化します。表皮効果の原因は、主に導体の表面 (表皮) を流れる高周波電流です。変化し続ける電流分布により、周波数に応じて抵抗が増加します。

表皮効果は、プリエンファシスを使用して補償できます。フーリエ解析によると、方形波信号には無数の周波数が含まれています。高周波は Low から High および High から Low への遷移領域に存在し、低周波は平坦な (一定) 領域に存在します。遷移領域付近で信号の振幅を増加させると、低周波よりも高周波のほうが多く強調されます。適切な量のプリエンファシスを適用すると、このプリエンファシスされた信号がローパス媒体を通過する際の歪が最小となります。このコンセプトを図 1 に図解します。

図 1. プリエンファシスがある場合とない場合の入力信号と出力信号

Figure 1. Input and Output Signals with and without Pre-Emphasis

 

Stratix II GX および Stratix IV GX デバイスは、伝送媒体のさまざまな長さを補償するためにプログラマブル・プリエンファシスを提供しています。プリエンファシスは、出力差動電圧 (VOD) の値によって、5% ~ 25% に設定できます。 Stratix II GXStratix IV GX のユーザー・ガイドを参照してください。

 

関連リンク

 

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材料の選定および損失

 

ボード厚およびビア

 

PCB 推奨レイアウト フットプリント・ランド・パターン

 

 

高速ボード・デザイン・アドバイザー

 

デバイス別ピン接続表

 

デバイス別ピン接続ガイドライン (PDF)

 

JTAG ピンでのデバッグ・デザイン

 

ホット・ソケット、PORおよび電源シーケンス・サポート

 

OCT 実装

 

未使用の I/ O ピン・ガイドライン

    ボード・デザインでの柔軟性を得るために、Quartus® Prime または Quartus® II 開発ソフトウェアでは使用していないピンの状態として、トライステート入力、グランド・ドライブ出力、無指定信号ドライブ出力、バス・ホールドのあるトライステート入力、または弱いプルアップ抵抗を持つ入力トライステートの 5 つの状態のいずれかを指定することができます。シグナル・インテグリティを改善するには、使用していないピンをグランド・ドライブ出力として設定し、ボードのグランド・プレーンに直接接続します。こうすることで、リターン・パスが短縮されてインダクタンスが抑制され、隣接する I/O のノイズを低減できます。消費電力を抑制するには、クロック・ピンをグランド・ドライブに設定し、使用していない他の I/O ピンをトライステート入力として設定します。デザインに適した設定を行うには、Device & Pin Options ダイアログ・ボックスの Unused Pins タブの Reserve all unused pins で使用可能な 5 つの状態のいずれかを選択するか、Pin Planner で特定のピンを Reserve Pin に割り当てます。

    デザインをコンパイルすると、Quartus® Prime または Quartus® II 開発ソフトウェアはデバイス・ピンをどう接続すべきかを指定するためにピン・レポート・ファイル (.pin) を生成します。レポート・ファイルでは、Quartus® Prime または Quartus® II 開発ソフトウェアで設定した使用していないピン・オプションに従って、使用していない I/O ピンにマークが付けられます。GND* として指定したすべての I/O ピンは、デバイスのノイズ耐性を改善するためにグランドに接続するか、または未接続のまま残すことができます。 RESERVED I/O ピンは無指定信号をドライブ・アウトするため、ボード上ですべて未接続のまま残します。 RESERVED I/O ピンを VCC、グランド、または別の信号源に接続すると、デバイス出力ドライバを破損する可能性のある競合が生じる場合があります。 RESERVED_INPUT_WITH_WEAK_PULLUP および RESERVED_INPUT_WITH_BUS_HOLD ピンは未接続のまま残せるのに対し、RESERVED_INPUT I/O ピンはボード上で High または Low の信号に接続することができます。

 

デバイスのブレイクアウト・ガイドライン

 

関連情報

 

ボード・デザイン・プロセスの概要

    一般的な高速ボード・デザインは、製品要件文書、コンセプトのレビュー、および機能仕様を使用して開始します。仕様が完成したら、主要コンポーネントを選択して実際のシステム・デザインを開始します。この時点で、すべてのインタフェースのタイミング解析と消費電力要件を決定するための消費電力解析を行います。消費電力解析を基に、電源モジュールとレギュレータを選択し、デカップリング方式を指定します。タイミング解析を基に、バスの長さ一致基準を設定します。これらのタスクおよびシステム・デザインと残りのコンポーネントの選択を完了すると、回路図ができあがります。これらは通常、エンジニア間でレビューと必要に応じた変更がなされ、その後、レイアウト・デザイナに渡されます。ボードでコンポーネントを配置する方法とトレースの配線方法を指定するレイアウト・ガイドライン文書が作成され、これもレイアウト・デザイナに渡されます。

    最適なスタックアップ、トレース幅、間隔、およびその他の配線要件を決定するために、レイアウト前シミュレーションを行います。シミュレーション結果に基づく回路図への変更は回路図に反映され、レイアウト・デザイナに提供されます。レイアウトが完成したら、シグナル・インテグリティに関する重大な問題がないことを確認するために、ボードの重要部分でレイアウト後シミュレーションを行います。

    レイアウト後シミュレーションの結果に基づき、必要な変更をレイアウトに実施し、最後に、レイアウトを製造業者にリリースしてボードを製造します。図 1 は、一般的なボード・デザイン・プロセスです。

     

    図 1. 一般的な高速ボード・デザイン・プロセスの略図

    Figure 1. Simplified View of a Typical High-Speed Board Design Process

 

 

  • クロストークの最小化

      クロストークは、並列トレース間で発生する、信号の望ましくない結合です。クロストークは、マイクロストリップとストリップラインのレイアウトによる、適切な配線および層のスタックアップにより最小化することができます。

      2 つの信号層が隣同士にあるデュアル・ストリップラインのレイアウト (図 1 を参照) でクロストークを低減するには、すべてのトレースを垂直に配線し、2 つの信号層間の距離を増やし、信号層と隣接するリファレンス・プレーンとの間の距離を最小化します。

       

      図 1. デュアル・ストリップラインのレイアウト

      Figure 1. Dual-Stripline Layout

      マイクロストリップまたはストリップラインのレイアウトでクロストークを低減する手順は、次のとおりです。

      クロストークは、複数のシングルエンド・トレースが並行に配置されており、十分な間隔が確保されていない場合にも増加します。隣接する 2 つのトレースの中心間の距離は、図 2 のようにトレース幅の 4 倍以上にします。デザイン性能を改善するには、2 つのトレース間の距離を変更せずにトレースとグランド・プレーン間の距離を 10 mil 未満にします。

       

      図 2. クロストークを低減するためにトレースを離す

      Figure 2. Separating Traces for Crosstalk

    • 配線上の制約が許す限り信号線同士の間隔を広げます。トレース同士を絶縁体の高さの 3 倍よりも近付けないようにしてください。
    • 導体がグランド・プレーンに可能な限り近付くように伝送線路を設計します。このテクニックでは、伝送線路をグランド・プレーンに密結合するため、隣接する信号からのデカップリングに役立ちます。
    • 可能な限り差動配線テクニックを使用します。重要な回路には特にこのテクニックを使用してください (つまり、各トレース全体にわたって、長さと曲率を一致させます)。
    • シングルエンド信号間に大きな結合がある場合は、互いに直交する異なる層上に配線します。
    • シングルエンド信号同士が並行して走る配線の長さを最小にします。短い並行部分を使用して配線し、ネット間の、長い、結合された部分を最小にします。

 

  • 電力のフィルタリングと分配

      すべてのボードとデバイスにおいて、VCC に電力をクリーンかつ均等に配分すると、システム・ノイズを低減できます。

      ノイズのフィルタリング

      電源が発生する低周波 (< 1 kHz) ノイズを減少させるには、電源が PCB および各デバイスに接続される場所で電源ラインのノイズをフィルタリングします。電源ラインが PCB に入る場所の直近に 100 μF の電解コンデンサを配置します。電圧レギュレータを使用する場合は、VCC 信号をデバイスに供給する最終ステージの直後にコンデンサを配置します。コンデンサは電源からの低周波ノイズをフィルタリングするだけではなく、多くの出力が回路で同時にスイッチングする場合は、追加電流を供給します。

      電源ノイズは、電流を取り扱うために十分な大きさの非共振表面実装フェライト・ビーズを電源と直列に配置することで、フィルタリングする方法もあります。10 μF ~ 100 μF のバイパス・コンデンサをフェライト・ビーズの横に配置します (図 1 を参照)。デザインにおいて、適切な終端、レイアウト、およびフィルタリングを行えば、フェライト・ビーズは不要になります。この場合は、フェライト・ビーズの代わりに 0 Ω 抵抗器を使用します。

      図 1. フェライト・ビーズを使用したノイズのフィルタリング

      Figure 1.  Filtering Niose with Ferrite Bead

      PCB 上の部品は、パワー・プレーンに高周波ノイズを付加します。アルテラは、デバイスの位置で高周波ノイズをフィルタリングするために、デカップリング・コンデンサを可能な限りそれぞれの VCC とグランドのペア近くに配置することをお勧めします。パワー・プレーンとグランド・プレーンを並列に配置し、絶縁材料によって分離すると、別のレベルのバイパス・キャパシタンスが発生します。この種のキャパシタンスには有効な直列抵抗 (ESR) とリード・インダクタンスがないので、これらの並列プレーンにより、電源関係の高周波ノイズが抑制されます。

      電源分配

      電源分配もシステム・ノイズに影響します。パワー・バス・ネットワークまたはパワー・プレーンは、PCB 全体に電源分配を行います。2 層 PCB で通常使用されている最も安価な電源分配方法は、VCC とグランドをデバイスに伝える複数の幅広いメタル・トレースで構成される、パワー・バス・ネットワークです。PCB の密度は、本来は可能な限り幅広くすべきトレース幅を、制限します。パワー・バスには無視できない DC 抵抗があり、バス上の最後の部品は、0.5 V も低下した VCC パワーを受け取ることがあります。

      アルテラは、電源分配にパワー・プレーンを使用することをお勧めします。多層 PCB で使用されるパワー・プレーンは、VCC とグランドをデバイスに伝える複数のメタル層で構成されます。パワー・プレーンは PCB の全面積をカバーするため、DC 抵抗は非常に低くなります。パワー・プレーンは VCC を維持してすべてのデバイスに等しく分配し、PCB 上のロジック信号に非常に高い電流シンク能力、ノイズ保護、およびシールドを提供します。アナログとデジタルの電源同士で同じプレーンを共有すると、この 2 つの回路タイプの望ましくない相互作用によりリスクが高まる場合があります。

      ボード上でアナログのパワー・プレーンとグランド・プレーンが分かれていないフルデジタル・システムの場合、ボードに 2 つの新しいプレーンを追加するには実現不可能なほどの高額のコストがかかる場合があります。この代わりに、分割したパワー・アイランド (スプリット・プレーン) を作成することができます。図 2 は、フェーズ・ロック・ループ (PLL) パワー・アイランドを含むボード・レイアウトの例です。

      図 2. 汎用 PLL パワー・アイランドのボード・レイアウト

      Figure 2. Board Layout for General-Purpose PLL Power Islands

      電源分配からのシステム・ノイズを低減するには、次のことを実行します。

    • 均等な電源分配を実現するために、アナログ電源には別のパワー・プレーンを使用します。
    • PLL への電源の配線には、トレースと複数の信号層を避けます。
    • PLL 電源プレーンに隣接してグランド・プレーンを配置します。アナログとデジタルのコンポーネントは、それぞれのグランド・プレーン上にのみ配置します。
    • フェライト・ビーズを使用して、デジタル電源から PLL 電源を分離します。

 

  • 未使用の I/ O ピン

      ボード・デザインでの柔軟性を得るために、Quartus® Prime または、Quartus® II 開発ソフトウェアでは使用していないピンの状態として、トライステート入力、グランド・ドライブ出力、無指定信号ドライブ出力、バス・ホールドのあるトライステート入力、または弱いプルアップ抵抗を持つ入力トライステートの 5 つの状態のいずれかを指定することができます。シグナル・インテグリティを改善するには、使用していないピンをグランド・ドライブ出力として設定し、ボードのグランド・プレーンに直接接続します。こうすることで、リターン・パスが短縮されてインダクタンスが抑制され、隣接する I/O のノイズを低減できます。消費電力を抑制するには、クロック・ピンをグランド・ドライブに設定し、使用していない他の I/O ピンをトライステート入力として設定します。デザインに適した設定を行うには、Device & Pin Options ダイアログ・ボックスの Unused Pins タブの Reserve all unused pins で使用可能な 5 つの状態のいずれかを選択するか、Pin Planner で特定のピンを Reserve Pin に割り当てます。

      デザインをコンパイルすると、Quartus® Prime または、Quartus® II 開発ソフトウェアはデバイス・ピンをどう接続すべきかを指定するためにピン・レポート・ファイル (.pin) を生成します。レポート・ファイルでは、Quartus® Prime または、Quartus® II 開発ソフトウェアで設定した使用していないピン・オプションに従って、使用していない I/O ピンにマークが付けられます。GND* として指定したすべての I/O ピンは、デバイスのノイズ耐性を改善するためにグランドに接続するか、または未接続のまま残すことができます。 RESERVED I/O ピンは無指定信号をドライブ・アウトするため、ボード上ですべて未接続のまま残します。 RESERVED I/O ピンを VCC、グランド、または別の信号源に接続すると、デバイス出力ドライバを破損する可能性のある競合が生じる場合があります。 RESERVED_INPUT_WITH_WEAK_PULLUP および RESERVED_INPUT_WITH_BUS_HOLD ピンは未接続のまま残せるのに対し、RESERVED_INPUT I/O ピンはボード上で High または Low の信号に接続することができます。

 

  • 信号トレースの配線

      適切な配線は、シグナル・インテグリティの維持に役立ちます。クリーンなトレースを配線にするには、有効なシグナル・インテグリティ (SI) ツールでシミュレーションを行います。次のセクションでは、配線に使用できる以下の 2 種類の信号トレースについて説明します。

    • シングルエンド・トレース
    • 差動ペア・トレース

 

  • シングルエンド・トレースによる配線

      シングルエンド・トレースは、ソースと負荷/レシーバとを接続します。シングルエンド・トレースは、一般的なポイント間配線、クロック配線、低速信号、重要ではない I/O 配線で使用します。このセクションでは、クロック信号用の各種の配線方式について説明します。次のタイプの配線を使用すると、同じクロックで複数のデバイスをドライブできます。

      クロック伝送線路のシグナル・インテグリティを改善するには、次のガイドラインを使用します。

    • デイジー・チェーン配線
    • スタブあり
    • スタブなし
    • スター配線
    • 蛇行配線
    • クロック・トレースは可能な限り直線を保ちます。トレースは、直角に曲げるのではなく、ゆるやかなカーブ状にします。
    • クロック信号には複数の信号層を使用しません。
    • クロック伝送線路ではビアを使用しません。ビアは、インピーダンス変化と反射の原因になる場合があります。
    • グランド・プレーンは、ノイズを最小化するために外層に隣接して配置します。内層を使用してクロック・トレースを配線する場合は、この層をリファレンス・プレーンで挟みます。
    • 反射を最小限に抑えるために、クロック信号は終端します。
    • 可能な限りポイント間クロック・トレースを使用します。

 

  • デイジー・チェーン
    • スタブあり

        デイジー・チェーン配線は、PCB 設計において一般的な方法です。デイジー・チェーン配線の欠点の 1 つは、通常、メイン・バスにデバイスを接続するために、スタブ、つまり短いトレースを必要とすることです (図 14 を参照)。スタブが長すぎると、伝送線路の反射が起こり、信号品質が劣化します。したがって、スタブ長は次の条件を超えないようにします。

        TDstub < ( T10% to 90% )/3

        ここで、TDstub = スタブによる電気的遅延

        T10% to 90% = 信号エッジの立ち上がりまたは立ち下がり時間

        立ち上がり時間が 1 ns のエッジには、スタブ長を 0.5 インチ未満にします。デザインで複数のデバイスを使用する場合は、クロック・スキューを最小にするため、すべてのスタブ長を同一にします。図 1 はスタブの配線です。PCB 設計では、可能な限りスタブの使用を避けるようにします。高速デザインでは、非常に短いスタブであってもシグナル・インテグリティの問題を発生させることがあります。

         

        図 1. スタブを持つデイジー・チェーン配線

        Figure 1. Daisy Chain Routing with Stubs

        図 2 ~ 4 は、異なるスタブ長に対する SPICE のシミュレーションです。スタブ長が短くなると、反射ノイズが減り、反射ノイズが減ったことでアイの開口が広がります。

         

        図 2. スタブ長 = 0.5 インチ

         

        図 3. スタブ長 = 0.25 インチ

         

        図 4. スタブ長 = 0 インチ

     

    • スタブなし

        図 5 は、メイン・バスがデバイス・ピンを通過することによってスタブをなくした、デイジー・チェーン配線です。このレイアウトでは、メイン・バスとスタブ間のインピーダンス不一致リスクが解消され、シグナル・インテグリティの問題を最小限に抑えることができます。

         

        図 5. スタブを含まないデイジー・チェーン配線

        Figure 5. Daisy Chain Routing without Stubs

 

  • スター配線

      スター配線では、クロック信号がすべてのデバイスに同時に送信されます (図 6 を参照)。したがって、クロック源とデバイス間のすべてのトレース長を一致させてクロック・スキューを最小にする必要があります。シグナル・インテグリティの問題を最小限に抑えるために、各負荷は同一とします。スター配線では、メイン・バスのインピーダンスを複数のデバイスに接続する長いトレースのインピーダンスに一致させる必要があります。

       

      図 6. スター配線線

      Figure 6. Star Routing

       

 

  • 蛇行配線

      ソースと複数の負荷の間で等しい長さのトレースが必要なデザインでは、トレース長を一致させるためにトレースを屈曲させることができます (図 7 を参照)。トレースの曲げ方が不適切な場合は、シグナル・インテグリティと伝播遅延に影響が生じます。クロストークを最小にするには、S ≥ 3 x H にしてください (ここで、S は並行セクション間の間隔、H はリファレンス・グランド・プレーンからの信号トレースの高さです)。

       

      図 7. 蛇行配線

      Figure 7. Serpentine Routing

       

      蛇行配線は可能な限り使用しないことを推奨します。代わりに、ゆるやかなカーブによって等しい長さのトレースを作成します。

 

  • 差動トレース配線

      シグナル・インテグリティを最大にするため、高速デザインでは差動信号を正しく配線するテクニックが重要です。図 8 は、マイクロストリップ・レイアウトを使用する差動ペアです。

       

      図 8. 差動トレースによる配線

      Figure 8. Differential Trace Routing

      注:

      2 組の差動ペアを使用する場合は、次のガイドラインを使用します。

    • D  > 2 組の差動ペア信号間の距離、W  > 差動ペアのトレース幅、S  > 差動ペアのトレース間の距離、HD  > グループ・プレーンからの誘電体の高さです。
    •  

    • 2 組の差動ペア間のクロストークを最小化するために、D  > 2S となるようにします。
    • 反射ノイズを最小限に抑えるために、デバイスを出る位置で、差動トレース S  > 3H となるように配置します。
    • トレース長全体にわたって差動トレース間の距離 (S) を一定に保ちます。
    • スキューと位相差を最小限に抑えるために、2 組の差動トレースの長さを同じに保ちます。
    • 複数のビアは、インピーダンスのミスマッチとインダクタンスの原因となる場合があるので、使用を避けます。

 

  • スキューの最小化

      スキューを最小化するために、1 つの差動ペア内の 2 つのトレースが均等な長さとなるようにします。ペアのトレース間にスキューがあり、トレースが疎結合である場合は、図 1 のようにトレースを設計できます。トレース長を制御するために、トレースがいったん離れ、その後戻っています。トレースが疎結合なので、インピーダンスはほんのわずかしか影響を受けません。

       

      図 1. 蛇行トレースでの 45° の曲げ

      蛇行トレースを使用する場合は、45° に曲げます (図 1 を参照)。図 2 は、蛇行トレースを使用した別の例です。ただし、図 2 のデザインを使用する場合は、隣接するラインが結合していないことを確認してください。高速アプリケーションに蛇行トレースを使用する場合は、トレースが並列になることは絶対に避けるべきです。図 1 の例を参照してください。

       

      図 2. 蛇行トレースの例

      Figure 2. Example of Serpentine Traces

      図 3 は、密結合ペアのスキュー制御を示しています。トレースは密結合されているため、トレースがいったん離され、その後近づくと、インピーダンスが変化します。密結合ペアでは、ピン・レベルでスキューのマッチングを実行します。

       

      図 3. 密結合差動ペアのスキュー制御

      Figure 3. Skew Control Tightly-Coupled Differential Pairs

      隣接する信号層のトレースを設計する際は、ほぼ垂直になる場合を除いて、トレースが交差しないようにします。隣接する信号層でトレースを並行に配置すると、トレースが結合されます。

 

  • 終端方法

      インピーダンスのミスマッチは信号がラインにおいて前後への反射を発生させ、負荷レシーバでリンギングが生じます。リンギングはレシーバのダイナミック・レンジを縮小し、誤トリガの原因となる場合があります。反射を失くすため、ソースのインピーダンス (ZS) は、トレースのインピーダンス (Z0) および負荷のインピーダンス (ZL) と等しくする必要があります。Stratix デバイスは、終端抵抗器のオンチップ実装のサポートです。このセクションでは、次の信号終端方式について説明します。

    • 単純な並列終端
    • テブナン並列終端
    • アクティブ並列終端
    • 直列 RC 並列終端
    • 直列終端
    • 差動ペア終端
    • チップ内終端

 

  • 単純な並列終端

      単純な並列終端方式では、終端抵抗器 (RT) をラインのインピーダンスに等しくします。効果的にするため、終端抵抗器は可能な限り負荷の近くに配置します。図 1 を参照してください。

       

      図 1. 単純な並列終端

      Figure 1. Simple Parallel Termination

      RT からレシーバのピンとパッドへのスタブ長は、可能な限り短くします。スタブ長が長いと、レシーバのパッドから反射が発生し、信号が劣化します。ターミネータとレシーバの間に長い終端ラインが必要なデザインでは、抵抗器の配置が重要になります。終端ラインが長い場合は、フライバイ終端を使用してください (図 2 を参照)。

       

      図 2. 単純な並列フライバイ終端

      Figure 2. Simple Parallel Fly-By Termination

 

  • テブナン並列終端

      テブナン分圧器を使用する並列終端方式もあります (図 3 を参照)。終端抵抗は R1 と R2 に分割します。これらを合成するとライン・インピーダンスに等しくなります。この方式ではソース・デバイスからの電流は減りますが、VCC と GND の間が抵抗器で接続されるため、電源電流が増えます。

       

      図 3. テブナン終端

      Figure 3. Thevenin Termination

      スタブ長は信号の立ち上がりおよび立ち下がり時間によって左右され、最短に保つ必要があります。終端素子とレシーバとの間に長い終端ラインが必要なデザインでは、フライバイ終端またはテブナン・フライバイ終端を使用します。図 3 および 4 を参照してください。

       

      図 4. テブナン・フライバイ終端

      Figure 4. Thevenin Fly-By Termination

 

  • アクティブ並列終端

      図 5 は、終端抵抗器 (RT = Z0) がバイアス電圧 (VBIAS) に接続されているアクティブ並列終端方式です。この方法では、出力ドライバが High および Low レベル信号から電流を引き出せる電圧が選択されます。ただし、この方法では、出力遷移速度に合わせて電流をシンク/ソース可能な独立した電圧源が必要です。

       

      図 5. アクティブ並列終端

      Figure 5. Active Parallel Termination

      図 6 にアクティブ並列フライバイ終端方式を示します。

       

      図 6. アクティブ並列フライバイ終端

      Figure 6. Active Parallel Fly-By Termination

 

  • 直列 RC 並列終端

      直列 RC 並列終端方式では、抵抗器とコンデンサ (つまり、直列 RC) ネットワークを終端インピーダンスとして使用します。終端抵抗器 (RT) は Z0 と等しくなります。コンデンサは、一定の DC 電流をフィルタリングできるだけの容量がなければなりません。ただし、コンデンサの容量が大きすぎると、信号の遅延がデザインのしきい値を超える場合があります。

      容量が 100 pF 以下のコンデンサは終端の効果を弱めます。コンデンサは、低周波信号を阻止し、高周波信号を通過させます。したがって、グランドへの DC パスがないので、RT の DC 負荷効果によってドライバに影響を与えることはありません。直列 RC 終端方式では、バランスのとれた DC 信号 (すなわち、信号のオン時間とオフ時間が半分ずつ) を与えることが必要です。複数の負荷がある場合は、一般的にAC 終端を使用します。図 7 を参照してください。

       

      図 7. 直列 RC 並列終端

      Figure 7. Series-RC Parallel Termination

      図 8 に直列 RC 並列フライバイ終端を示します。

       

      図 8. 直列 RC 並列フライバイ終端

      Figure 8 Series-RC Parallel Fly-By Termination

 

  • 直列終端

      直列終端方式では、抵抗器は各負荷のインピーダンスとマッチングするのではなく、信号源のインピーダンスとマッチングさせます (図 9 を参照)。RT と出力ドライバのインピーダンスの合計は、Z0 と等しくなければなりません。アルテラのデバイスの出力インピーダンスは低いので、直列抵抗器を追加して、信号源をラインのインピーダンスにマッチングする必要があります。直列終端の利点は、わずかな電力しか消費しないことです。これに対し欠点は、RC 時定数が増大するため、立ち上がり時間が長くなることです。したがって、高速デザインでは、直列終端方式を使用する前に、アルテラの入出力バッファ情報仕様 (IBIS) モデルを使用してレイアウト前のシグナル・インテグリティのシミュレーションを実行する必要があります。

       

      図 9. 直列終端

      Figure 9. Series Termination

 

  • 差動ペア終端

      差動信号 I/O 規格では、受信デバイスの場所で信号間に終端抵抗器を配置することが必要です (図 10 を参照)。LVDS および LVPECL 規格では、終端抵抗器がバスの差動負荷インピーダンス (標準値 100 Ω) とマッチングする必要があります。アルテラの Stratix® デバイス・ファミリと Mercury™ デバイスには、チップ内終端オプションがあります。チップ内終端を使用すると、必要なボード・スペースが減少します。

       

      図 10. 差動ペア (LVDS および LVPECL) 終端

      Figure 10. Differential Pair (LVDS and LVPECL) Termination

      図 11 に、LVDS および LVPECL 規格の差動ペア・フライバイ終端方式を示します。

       

      図 11. 差動ペア (LVDS および LVPECL) フライバイ終端

      Figure 11. Differential Pair (LVDS and LVPECL) Fly-By Termination

      3.3 V PCML は、トランスミッタで 2 個の並列 100 Ω 終端抵抗器を、レシーバで 2 個の並列 50 Ω 終端抵抗器を使用します (図 12 を参照)。終端電圧 (VT) は、VCCIO 電圧 (3.3 V) と同じです。

       

      図 12. 差動ペア (3.3 V PCML) 終端

      Figure 12. Differential Pair (3.3 V PCML) Termination

      図 13 に、3.3 V PCML の差動ペア・フライバイ終端方式を示します。

       

      図 13. 差動ペア (3.3 V PCML) フライバイ終端

      Figure 13. Differential Pair (3.3 V PCML) Fly-By Termination

 

  • チップ内終端

      Stratix デバイス・ファミリは、いくつかの I/O 規格の終端をサポートするように設計したオンチップ抵抗器を備えています。オンチップ抵抗器は、ボード・スペースを解放し、信号配線の自由度を高め、ボード・デザイン作業を簡素化します。また、オンチップ抵抗器を使用すると、スタブの反射が減少します。この結果、Stratix 直列デバイスはより良い負荷終端やソース終端を実現するので、シグナル・インテグリティが向上します。

      Stratix シリーズのデバイスが持つすべてのトランシーバには、チャネルごとにプログラマブルな内部終端抵抗器があり、これらは、50、60、または 75 Ω のシングルエンド抵抗器にプログラムできます。差動モードでは、抵抗器が 100、120、または 150 Ω 終端を生成します。図 14 と 15 に、レシーバとトランスミッタのチップ内終端方式を示します。I/O 規格によって必要な終端抵抗器は異なるので、プログラマブル内部終端抵抗器が役立ちます。例えば、XAUI および Infiniband アプリケーションでは 100 Ω 差動終端が必要ですが、ギガビット・イーサネットとファイバ・チャネルでは 150 Ω 差動終端が必要です。

       

      図 14. レシーバのチップ内終端

      Figure 14. Receiver On-Chip Termination

      レシーバで使用されているオンチップ抵抗器をバイパスして、外部抵抗器を使用することができます。

       

      図 15. トランスミッタのチップ内終端

      Figure 15. Transmit On-Chip Termination

 

  • 終端デザイン例

      回路ボード設計時の課題の 1 つは、使用する終端のタイプとその設置場所の決定です。このセクションは、カスタム・ボード・デザインに必要な終端タイプと可能な限り最適な配置場所を決定するために役立ちます。

      データまたはクロック回路に関連する伝送線路が適切に終端されていない場合、信号の反射が発生します。この例のデザインには、次のような特徴があります。

      このデザイン例では、伝送線路を終端する必要があるかどうかを判断し、必要がある場合はその方法を決定します。

       

      遅延の算出

      誘電率が εr の誘電体に埋め込まれた伝送線路を伝送される立ち上がり時間が 300 ps の信号の遅延を求めるには、次の式を使用します。

      ストリップライン構成の場合

      マイクロストリップ構成の場合

      FR-4 では、ストリップライン構成の伝送線路において、1 インチあたり約 180 ps の信号遅延が生じます。したがって、この伝送線路の信号速度は遅延の逆数 (5.5*10-9 インチ / 秒) になります。

       

      帯域幅の算出

      図 16 は、任意の瞬間 t の電圧が次の式のとおりであることを示しています。

       

      図 16. AC 回路の充電における特性電圧図

      Figure 16. Characteristic Voltage Plot for Charging of an AC Circuit

      曲線の 10% では、次のようになります。

      曲線の 90% では、次のようになります。

      10% の式を 90% の式で割ると、次のようになります。

      ここで、

      時定数変数は、次の式によって -3dB 周波数に関係付けられます。

      前の式から、時定数 r の式を求めることができます。

      時定数を電圧式に当てはめると、次が得られます。

      正弦波信号の帯域幅は、次の式で求めます。

      立ち上がり時間が Tr の信号の最高周波数成分は、この式で求める周波数を持ちます。

      前述の信号の立ち上がり時間は 300 ps でした。これは、信号の最高周波数成分が次の値であることを意味します。

      次の式に

      帯域幅と速度の数値を当てはめると、次の値が求まります。

      伝送線路が波長を 10 で割った数値より長い場合は、終端が必要です。このデザイン例では、伝送線路の長さが 2 インチなので終端が必要です。

       

      並列終端の使用

      並列終端は、伝送線路の両端または遠端だけに配置できます。終端は可能な限りソースまたはディスティネーションに近くに配置します。終端と伝送線路の端の間の伝送線路は、信号に対する容量性負荷として作用します。集積回路 (IC) 近くに終端を配置できない場合は、ピンの後に配置します (つまり、フライバイ構成)。

    • A 300-ps rise-time signal
    • Two-inch long transmission path between the source and the destination
    • delay = 85√εr ps per inch
    • delay = 85√(0.457εr+0.67) ps per inch
    • V = VFINAL(1–e–t/RC)
    • 0.1 VFINAL = VFINAL (1–e–t1/RC)
    • 0.9 = e–t1/RC
    • 0.9 VFINAL = VFINAL (1–e–t2/RC)
    • 0.1 = e–t2/RC
    • 9 = e(t2–t1)/RC
    • ln 9 = (t2–t1)/RC
    • 2.197 = (t2–t1)/RC
    • t2–t1 = Rise time of the signal (Tr) and RC = time constant = r
    • Frequency = 1/2 πr
    • r = RC = 1/2 πf
    • 2.197 = 2 πf Tr
    • f = 0.35/Tr
    • Bandwidth = 0.35/Tr
    • Bandwidth = 0.35/300 ps = 1.16 GHz
    • Speed = Frequency x Wavelength
    • 5.5 giga inches per second = 1.16 GHz x wavelength
    • wavelength = 4.74 in.
    • wavelength/10 = 0.474 in.
    • Reflection coefficient = (ZLOAD – Z0)/(ZLOAD + Z0)

 

  • TDR(Time Domain Reflectometry) と不連続性
    • TDR

        TDR (time domain reflectometry) は、伝送経路における不連続性を観察する手段です。TDR が伝送媒体を介してパルスを送信します。エネルギーのパルスが伝送経路の終端または伝送経路内の不連続性のある個所に到達すると、反射が発生します。これらの反射により、不連続性の大きさと場所を特定することができます。このセクションでは、TDR について解説します。

        図 1 は、PCB に接続されていないケーブルの TDR 電圧図です。中央の線は、長さ 1 m の 50 Ω ケーブルです。パルスは A 地点で始まって (Z0 = 50 Ω) ケーブルを伝送され、伝送線路の終点 (B 地点) で止まります。伝送線路の終点は開いているので、無限大のインピーダンス、ZLOAD = α が存在します。したがって、この負荷の反射係数は次の式で求められます。

        信号全体が反射します。B 地点では、信号の振幅が 2 倍になります。図 1 を参照してください。

         

        図 1. PCB にケーブルを接続していない状態の TDR 電圧図

        Figure 1. TDR Voltage Plot with Cable Not Connected to PCB

        同じ長さのケーブルを SMA コネクタを介して PCB に接続すると、図が変化します。図 2 を参照してください。SMA コネクタの性質は誘導性よりも容量性が優勢なので容量性負荷として作用し、TDR 図ではディップが現れます。

         

        図 2. PCB にケーブルを接続した状態の TDR 電圧図

        Figure 2. TDR Voltage Plot with Cable Connected to PCB

        図 3 は、SMA コネクタの曲線の拡大図です。TDR 解析のために送信されるパルスの立ち上がり時間は非常に短い (約 20 ps) ので、TDR 電圧図には伝送経路上のすべての不連続性が示されます。

        SMA は伝送経路上の容量性の不連続性なので、電圧図の信号はディップを作ります。理想的な伝送線路のインピーダンスは、次の式で定義されます。

        したがって、キャパシタンスが増加すると、インピーダンスは減少します。不連続性が誘導性である場合は、インピーダンスが増加し、TDR 図では隆起として表れます。キャパシタンスとインダクタンスは、TDR 図の曲線から計算できます。図 3 のようにディップがある場合は、キャパシタンスを計算できます。

         

        図 3. PCB の SMA コネクタ周辺部分の TDR 電圧図

        Figure 3. TDR Voltage Plot for the Section Around the SMA Connector on PCB

        TDR 図のディップを近似する等価回路は、図 4 に示すようなグランドへのコンデンサです。

         

        図 4. 容量性の不連続性のある伝送線路の等価回路

        Figure 4. Equivalent Circuit for a Transmission Line with Capacitive Discontinuity

        この種の回路の RC 式は次のとおりです。

        2 本の伝送線路は、互いに並列であるかのように動作します。

        電圧の変化 (ΔV) と立ち上がり時間 (Tr) は、曲線から求めることができます。これらの値は式に代入できます (つまり、Z0 = 50 Ω)。

        この式から RC 時定数を求めます。また、曲線を使用して RC 時定数の近似値を求めることもできます。立ち上がりの 0% ~ 63% が RC です。RC を求めた後は、それを使用してキャパシタンス (信号が示した不連続性) を求めることができます。

        不連続性の性質がより誘導性に見える (つまり、曲線が上昇する) 場合、信号は図 5 のような回路を通過したことになります。伝送線路が分割され、その間に誘導性の不連続性が生じます。

         

        図 5. 誘導性の不連続性のある伝送線路の等価回路

        Figure 5. Equivalent Circuit for a Transmission Line with Inductive Discontinuity

        次の2 つの式から誘導性の不連続性 (L) を求めます。

        インダクタンス値を求めるには、次の式で Z0 = 50 Ω を使用します。

        図 6 は、PCB 伝送経路の断面を示したもので、多くの不連続性が見られます。

         

        図 6. PCB の断面における TDR 電圧図の例

        TDR 図が図 7 に近い場合は、電圧のディップを計算に入れることにより、SMA コネクタによって生じる容量性の不連続性を計算します。

         

        図 7. PCB の一部分の TDR 図

         

        次の式の Tr と V は、

        図 8 の曲線から求めることができます。

         

        図 8. SMA の TDR 図

        この例では、次の式が成立します。

        この式から次の式が得られます。

        このセクションの例は、シミュレータで不連続性をモデル化するときに使用できます。ただし、TDR を使用して不連続性の寄生容量を抽出するのではなく、2D および 3D フィールド・ソルバで不連続性をモデル化できます。

      • 反射係数 = (ZLOAD – Z0)/(ZLOAD + Z0)
      • この場合の反射係数は、(α– 50)/(α + 50) = 1 です。
      • Z0 = √(L/C)
      • R = Z0/2
      • RC = Z0C/2
      • (ΔV/250 mV) = 1 - (Tr /2RC)
      • R = 2Z0
      • L/R = L/2Z0
      • (ΔV/250 mV) = 1 - (Tr x Z0 /L)
      • (ΔV/250 mV) = 1 - (Tr /2RC)
      • RC = (Tr x 250 mV)/2 (250 mV - ΔV) = 29.9 ps
      • RC = Z0C/2
      • If Z0 = 50 Ω, then C = 1.196 pF

     

    • 伝送経路に関係する不連続性

        伝送経路での不連続性は、信号を劣化させます。立ち上がりが高速の信号のほうが、立ち上がりが低速の信号よりも多く劣化します。よって、高速ボード・デザインでは、慎重なプランニングにより不連続性に関連する問題を回避する必要があります。このセクションでは、伝送経路に関係する誘導性と容量性の不連続性について説明します。

       

      • 誘導性の不連続性

          図 9 は、2 つの異なる SMA コネクタの TDR 電圧図です。SMA コネクタの片側は 50 Ω、反対側は 58 Ω です。領域内ではインダクタンスが増加するため、曲線は上向きです。

          図 9 の 2 つの曲線は、SMA コネクタによる 2 つの異なる不連続性を表しています。ピークの高い方の曲線は、約 3.8 nH の誘導性を伴う、大きい不連続性を持つコネクタを表しています。ピークの低いほうの曲線は、約 2.6 nH の誘導性を伴う、小さい不連続性を持つコネクタを表しています。このグラフから、両曲線の不連続性のインダクタンスを計算できます。

           

          図 9. SMA コネクタのインピーダンス曲線

          Figure 9. Impedance Curves for SMA Connectors

          図 9 は、2 つのSMA コネクタを介して伝送される 3.125 Gbps 信号を示しています。この信号の立ち上がり時間は、約 70 ps です。

          図 10 は、信号が低インダクタンス (2.6 nH の不連続性) SMA コネクタを通過するときのアイ開口図です。アイ開口は 336 mV、ジッタは 20 ps です。

           

          図 10. 低インダクタンス SMA コネクタのアイ開口とアイ開口の拡大図

          Figure 10. Lower-Inductance SMA Connector Eye Opening and Expanded View of the Eye Opening

          アイの拡大図 (図 10) を見ると、ジッタをより細かく確認できます。ピーク・トゥ・ピーク・ジッタの値は約 20 ps です。

          図 11 は同じ信号のアイ開口図ですが、ここでは、高インダクタンス SMA コネクタにより信号が 3.8 nH の誘導性の不連続性を通過しています。アイ開口は、約 332 mV です。図を比較すると、図 11 のほうが図 10 よりジッタが多いことがわかります。

          アイの拡大図 (図 11) を見ると、ジッタをより細かく確認できます。ピーク・トゥ・ピーク・ジッタの値は約 24 ps です。

           

          図 11. 高インダクタンス SMA コネクタのアイ開口とアイ開口の拡大図

          Figure 11. Higher-Inductance SMA Connector Eye Opening and Expanded View of the Eye Opening

          誤ったタイプのコネクタを使用した場合や、他の形の誘導性の不連続性が伝送経路に加わった場合は、ジッタが増加し、アイ開口が縮小します。立ち上がり時間の短い信号では、ジッタ現象の増加は深刻な問題となります。また、信号に対してより多くのストレスがかかると (つまり、ランダムなストレス)、ジッタがより顕著になります。

       

      • 容量性の不連続性

          このセクションでは、伝送経路に部品が存在するときに通常発生する、容量性の不連続性の影響を説明します。

          図 12 の 2 つのコネクタ図は容量性負荷を示しています。1 つは容量性の低い不連続で、もう 1 つは容量性の高い不連続です。負荷のキャパシタンス (C) は、次の式で計算できます。

          3.125 Gbps 信号 (擬似ランダム・バイナリ・シーケンス (PRBS) パターン) は、容量性の低いコネクタ (1.2 pF) として見なせる 1 つ目のコネクタを通って送信されます。アイ開口とジッタは他方のコネクタで観察します。

           

          図 12. 容量性の不連続性の影響を示す低容量性の負荷コネクタと高容量性の負荷コネクタ

          Figure 12. Lower- and Higher-Capacitive Load Connectors Illustrating the Effects of Capacitive Discontinuity

          図 13 は、1.2 pF の不連続性を発生させるコネクタによるアイ開口を示しています。アイ開口は、330 mV の差動電圧です。アイの拡大図では、ピーク・トゥ・ピーク・ジッタが約 27 ps になっています。

           

          図 13. 低キャパシタンス・コネクタのアイ開口とアイ開口の拡大図

          Figure 13. Lower-Capacitance Connector Eye Opening and Expanded View of the Eye Opening

          図 13 は、容量性の高いコネクタと見なされる 2 つ目のコネクタを通して送信される 3.125 Gbps PRBS パターンを示しています。アイ開口とジッタは他端で観察します。

          図 14 は、キャパシタンスが 2.9 pF の SMA コネクタを通過する同じ信号のアイ開口を示しています。アイ開口は、約 280 mV の差動電圧です。アイ開口の拡大図では、ピーク・トゥ・ピーク・ジッタが 43 ps になっています。

           

          図 14. 高キャパシタンス・コネクタのアイ開口とアイ開口の拡大図

          Figure 14. Higher-Capacitance Connector Eye Opening and Expanded View of the Eye Opening

          伝送経路上にコネクタとコンポーネントを追加することはできるだけ避ける必要があります。コネクタが必要な場合は、伝送経路上で誘導性や容量性の不連続性の発生が最小であるものを選択します。2.9 および 1.2 pF コンデンサを通過する 3.125 Gbps 信号へのジッタと振幅の影響は、非常に重要です。アイ開口は振幅差 50 mV を示し、拡大図はピーク・トゥ・ピーク・ジッタ差 16 ps を示しています。

        • ρ = RC = (Z0C/2)

       

      • ビアの不連続性

          ビアはエッジの速度を低下させ、反射の原因となるので、トレース配線時にはできるだけビアと層の変更を避けてください。ビアには誘導性と容量性の両方の性質がありますが、容量性が優勢です。差動信号を使用するデザインでは、ビアが必要です。ただし、非反転信号と反転信号が同じ不連続性を通過するように、差動ペアの各信号についてビアを同じ構成にする必要があります。これにより、ビアで生じる不連続性による信号のばらつきはコモン・モードとなります。差動モードの不連続性は、ダイナミック・レンジ縮小の原因となります。

          ブラインド・ビアは、フルサイズ・ビアと比較すると、より高価ながら小型であり、不連続性としての作用が少なくなります。ブラインド・ビアは PCB を貫通せず、ビアによる不連続性を抑制するように設計されています。フルサイズ・ビアの使用時に性能を向上させるには、ビアを伝送線路と直列で使用します。ビアがハンギングした状態で残された部分は、容量性スタブとして作用します。

          図 15 は 18 層のボードを示しています。層 1、3、および 16 は信号層です。トレースを、層 3 を通って配線するのではなく、層 1 から層 16 に配線します。層 3 で止まるトレースを配線すると、ハンギング状態のまま残されたビアの部分は、容量性スタブとして作用します。

          図 15. トレース・スタブを含む 18 層のボード

          Figure 15. Eighteen-Layer Board with Trace Stub

          ビアに対する容量性スタブの影響は、ボード・デザインに次のものが含まれる場合に、より顕著になります。

          容量性スタブを含む厚さ 93 mil のボードによる 3.125 Gbps 信号に対する影響は、同じ周波数で動作する厚さ 200 mil のボードより少なくなります。よって、ボードが厚すぎる場合、ビアは (3.125 Gbps において) シグナル・インテグリティに影響を与えると言えます。

          パッドは互いの間で並行プレートによるキャパシタンスを発生させるので、可能であれば、ビアおよびビア・スタブを避け、ビア上の不要なパッドは取り除きます。厚さ 100 mil のボードを設計する場合は、3.125 Gbps 信号用のビアをバックドリルする必要はありません。ただし、100 mil よりある程度厚みのあるボードでは、バックドリルが推奨される場合もあります。

          伝送線路上の電流は、磁界を生じます。リファレンス構造では、磁力線がリターン電流を誘導します。リファレンス・プレーンに面した幅の広い面が伝送線路にある場合、リターン電流のほとんどは、伝送線路の下の、リファレンス・プレーンの表皮厚部分を流れます。表皮厚の値は、次の式で計算できます。

          ここで、

          リファレンス・プレーンの任意の地点 x の電流密度は、次の式で計算できます。

          ここで、

          リターン電流に対しては適切な経路を設ける必要があります。図 16 は、差動信号ペア (赤と緑で示す構造) のために層を (層 1 から層 13 へ) 変更した様子を示しています。信号は A 地点 (図 16) で始まり、B 地点 (図 18) に伝送されます。

          図 16 ~ 18 は、信号ラインに対してソリッド・リファレンス・プレーン (水色で示す構造) が設けられていることを示しています。

          必要な場合は、GND アイランドを作成します。GND アイランドを作成するときには、プレーンを基準とする他の信号がスプリットを通過しないようにします。信号がスプリットを通過すると、ループが増加し、その領域のインダクタンスも増加します。

           

          図 16. 層の変更

          Figure 16. Layer Changes

          層が変わる位置では、リターン電流経路に GND ビアを設ける必要があります。リターン経路に GND ビアがない場合、リターン電流は最も近い経路を探しますが、経路が十分近くない場合もあります。このシナリオでは、電流がより長い経路を通り、ループが大きくなります。ループを通過する磁束線数により、ループが大きくなるとインダクタンスも増加します。図 16 に示すビアは 2 つだけですが、信号ビアを囲むビアを増やすことを推奨します。

          図 17 は、図 16 の層変更を側面から見た図です。信号は層 1 から層 13 に伝送されます。各層にはビア・パッドがあります。パッド間には並行プレートによるキャパシタンスがあるので、不要なパッドにより容量性負荷が増大します。このため、伝送線路にビアを直接接続するパッド以外のすべてのパッドは取り除いてください。

           

          図 17. 層の変更の側面図

          Figure 17. Side View of Layer Changesard with Trace Stub

          図 18 では、GND アイランドによって、信号に適したリファレンス経路を提供しています。過度の不連続性を避けるために、GND ビア (水色で示す構造) が使用されています。

          図 18 の PCB には十分な GND ビアがないので、信号ビアの周囲に GND ビアを追加して、2 つの信号ラインに均等に分散させる必要があります。図 18 では、差動ペアの片側にのみ、近い GND ビアがあります

           

          図 18. B 地点への伝送経路

          Figure 18. Transmission Path to Point B

          図 19 は、厚さ 93 mil の Stratix® GX 開発ボードのサンプル・ビアを含む TDR 図です。このビアは、0.7 pF の容量性の不連続性を持つと見なすことができます。このビアは、18 層ボードの層 1 と層 13 にある 2 つの伝送線路を接続します。

           

          図 19. 厚さ 93 mil のボードのビアに起因する容量性の不連続性

          Figure 19. Capacitive Discontinuity Due to a Via on a 93-mil Thick Board

        • 信号速度がより高速
        • より厚いボード
        • 必須ではない余分なビア・パッド
        • 表皮厚さ = 1/√(πƒµoµrσ)
        • ƒ = 周波数
        • µo = 真空の透磁率
        • µr = 比透磁率
        • σ = 材料の伝導性
        • Ix = Ioe -x/do
        • Ix = x における電流密度
        • Io = 表皮厚における電流密度
        • x = 表面からの距離
        • do = 表皮厚

       

      • 伝送経路に関係する直角ベンド

          伝送線路でのインピーダンスの不連続性を最小にするには、直角ベンドの使用を避けます。ベンド部では、有効伝送線路幅が増加し、その結果インピーダンスの不連続性が生じてキャパシタンスが増加します。

          90° ベンドではなく、45° マイター・ベンドを使用します。45° マイター・ベンドは、インピーダンスの不連続性を最小に抑えることによって、信号の反射を低減します。また、直角ベンドはアンテナと見なすこともできます。図 20 は、FR-4 誘電体 (εr = 4.1、損失正接 = 0.022) に埋め込まれている、50 Ω インピーダンス用の寸法を持つ、 60 mil の伝送線路を示しています。90° と 45° ベンド (図 21 を参照) のトレースを SPICE モデルを使用してシミュレートしています。寄生要素は、3D フィールド・ソルバで抽出します。

           

          図 20. 伝送線路の 90° ベンド

           

          図 21. 伝送線路の 45° ベンド

          図 22 はボードの断面図です。

           

          図 22. ボードの断面図

          1 ns (立ち上がり時間) 信号をトレースの一端に供給し、他端で出力を観察します。余分な容量性負荷が原因で、90° ベンドの出力は若干遅延し、リンギングが増加しています。長いトレースその他のストレスの多い条件でドライブすると、わずかなリンギングでも致命的です。例えば、ほぼ閉じたアイにさらにクロージャが加わると、レシーバがデータ・ビットを認識できない場合が生じます。90° ベンドは、3.125 Gbps で動作する信号には、より深刻な影響与えます。図 23 は、ベンドが信号に与える影響を示しています。

           

          図 23. ベンドが信号に与える影響

          Figure 23. Effects of Bends on Signals

  • グランド・バウンス

      デジタル・デバイスの高速化に伴い、出力スイッチング時間が短縮されます。スイッチング時間が短いと、デバイスが負荷キャパシタンスを放電する際に出力内で過渡電流が増加します。デバイスの複数の出力がロジック・ハイからロジック・ローに同時にスイッチングするときに発生するこれらの大電流により、グランド・バウンスと呼ばれるボード・レベルの現象が発生する場合があります。

      グランド・バウンスの原因には多くの要素があります。このため、考えられるすべての PCB 環境に対するグランド・バウンスの大きさを予測できる標準的なテスト方法はありません。各条件と各デバイスのグランド・バウンスへの相対的な寄与率は、プログラマブル・ロジック・デバイス (PLD) でのグランド・バウンスの大きさに影響を与える一般的な条件である負荷キャパシタンス、ソケットのインダクタンス、およびスイッチング出力数などの条件を使用してデバイスをテストすることで決定します。

       

      デザイン・ガイドライン

      グランド・バウンスを抑制するには、アルテラは次のデザイン手法を推奨します。

       

      図 1. コンデンサ・パッドに接続するビアの推奨位置

      Figure 1. Suggested Via Location that Connects to Capacitor Pad

      これらのデザイン・ガイドラインは情報を提供し、さまざまな PCB 条件で動作する高速ロジック・デザインに役立ちます。

    • できるだけ多くの VCC/GND ペアにデカップリング・コンデンサを追加します。
    • デカップリング・コンデンサは、デバイスのパワー・ピンとグランド・ピンのできるだけ近くに配置します。
    • アルテラ®のデバイス・ピンの負荷を最小にするために、カウンタの出力に外部バッファを追加します。
    • 使用していない I/O ピンを出力ピンとして設定し、出力を Low に駆動します。この構成は仮想グランドとして機能します。この Low 駆動出力ピンを GNDINT やボードのグランド・プレーンに接続します。
    • 使用していない I/O ピンは、「プログラマブル・グランド」ビット (I/O セルあたり 1 ビット) をプログラミングすることにより、グランドに駆動できます。こうすることで、マクロセルを犠牲にせず、埋め込みマクロセルとして使用できます。
    • 速度が重要でない場合は、低スルー・レート・ロジック・オプションをオンにします。
    • 外部デバイスで負荷をバッファリングするか、バスを駆動するデバイスの数を減らし、負荷キャパシタンスを制限します。
    • できるだけソケットをなくします。
    • 同時にスイッチングする可能性のある出力の数を減らすか、デバイス全体に均等に分散します (または、この両方を行います)。
    • スイッチング出力をパッケージのグランド・ピンに近付けます。
    • スイッチング・ピンの横にプログラマブル・グランドを作成します。
    • プルアップ抵抗器をなくすか、プルダウン抵抗器を使用します。
    • 別々の VCC とグランド・プレーンを提供するマルチレイヤ PCB を使用します。
    • 各スイッチング出力に適切な直列抵抗器を追加し、各出力への電流を制限します。
    • 短時間だけ変化するピンからの影響を受けない、同期デザインを作成します。
    • 出力ピンのローカル・バウンスを最小限に抑えるように I/O ピンを割り当てます。
    • パワー・ピンとグランド・ピンを隣同士に配置します。電流はパワー・ピンとグランド・ピンで逆方向に流れるため、相互インダクタンスによって総インダクタンスが減少します。
    • より大きいビアでコンデンサ・パッドをパワー・プレーンとグランド・プレーンに接続し、デカップリング・コンデンサのインダクタンスを最小化します。
    • ビアとコンデンサ・パッド間で幅広く短いトレースを使用するか、コンデンサ・パッドの隣にビアを配置します。図 1 を参照してください。
    • 表面実装コンデンサを使用し、リード・インダクタンスを最小にします。
    • 実効直列抵抗 (ESR) が小さいコンデンサを使用します。ESR は 400 Ω未満にします。
    • 各 GND ピンおよびビアは、グランド・プレーンに個々に接続します。
    • アルテラは、ボード上に特別なキャパシタンスを追加するために、各パワー (VCC) プレーンに隣接してグランド・プレーンを配置することを推奨します。この配置によりリード・インダクタンスがゼロになり、ESR は生じません。 2 つのプレーン間の誘電体の最大厚は 5 mil です。

 

  • グランド・バウンスの解析

      図 2 は、グランド・バウンスを解析するための単純なモデルです。デバイスから駆動される外部コンポーネントは、そのデバイスへのキャパシタンス負荷 (C1 ~ Cn) として作用します。これらの容量性負荷は、次の式で求められる電荷を蓄えます。

       

      図 2. グランド・バウンスのモデル

      Figure 2. Ground Bounce Model

      デバイスの環境とグランド・パスには、(図 2 に L1、L2、および L3 として示されている) 固有のインダクタンスがあります。L1 は、デバイスのダイからパッケージ・ピンへのボンド・ワイヤのインダクタンスとピン自体のインダクタンスです。L2 は、デバイスのグランド・ピンと PCB 間の接続メカニズムのインダクタンスです。このインダクタンスは、ソケットを介してデバイスを PCB に接続するときに最大になります。L3 は、デバイスと、電源のリファレンス・グランドが接続される PCB の場所との間の PCB トレースのインダクタンスです。

      グランド・バウンスは、複数の出力が High から Low にスイッチングされるときに発生します。この遷移により負荷キャパシタンスに蓄えられていた電荷が、デバイスに流れ込みます。電流の突入 (di/dt) がデバイスを出てインダクタンス (L) を通りボードのグランドに到達し、式 V = L × (di/dt) で決定される電圧 (V) を発生させます。ボードのグランドとデバイスのグランド間のこの電圧差により、Low 出力またはクワイエット出力に対する相対グランド・レベルが一時的に上昇、つまりバウンスします。電流の突入は短いものの、バウンスは PCB の他のデバイスをトリガするほど大きくなる場合もあります。

      同期デザインでは、次のクロック・エッジの前に同期出力が安定するために十分な時間があるので、グランド・バウンスが問題になることはあまりありません。また、シンクロナス回路がクワイエット出力の電圧スパイクによって誤トリガされる可能性は低くなります。

      スイッチング出力とクワイエット出力の容量性負荷は、グランド・バウンスに異なる影響を与えます。

    • Charge (Q) = [voltage (V) × capacitance (C)]

 

  • スイッチング出力

      スイッチング出力の容量性負荷が増加すると、瞬時スイッチングに使用できる電荷の量が増加し、ひいてはグランド・バウンスが大きくなります。デバイスによっては、負荷がデバイス出力あたり約 100 pF に達するまで、容量性負荷によりグランド・バウンスが増加します。この時点で、デバイス出力バッファが最大通電容量に到達し、誘導性の要素が優勢になります。

      容量性負荷を低減させ、結果的にグランド・バウンスを抑える方法の 1 つは、デバイスのスイッチング出力をバス・ドライバの集積回路 (IC) に接続することです。この IC の出力は大きな容量性負荷を駆動し、デバイスの負担を軽減して、デバイスのクワイエット出力のグランド・バウンスを最小化します。

      一部のバス・アプリケーションは、プルアップ抵抗器を使用して、バスのデフォルトの High 値を発生させます。これらの抵抗器は、最大電圧まで負荷キャパシタンスを充電します。結果として、駆動デバイスは、より高いレベルのグランド・バウンスを発生させます。グランド・バウンスが懸念事項となるアプリケーションのプルアップ抵抗器をなくすか、またはプルダウン抵抗器を代わりに使用するバス・ロジックを設計してください。

      グランド・バウンスにはスイッチング出力数も影響します。スイッチング出力数が増加すると、蓄えられている全電荷も増加します。全電荷は、各スイッチング出力で蓄えられる電荷の合計です。したがって、スイッチング出力数が増加すると、グランドにシンクする必要がある電流の量が増加します。グランド・バウンスは、スイッチングしている出力が増加するごとに、40 ~ 50 mV も増加する場合があります。

      アルテラのデバイスでは、これらの影響を弱めるために、VCC とGND ピンの複数のペアを設けています。スイッチング出力をグランド・ピンに近付け、同時スイッチング出力をデバイス全体に分散させることにより、グランド・バウンスを低減させます。

      スイッチング・ピンをグランド・ピンの横に配置するだけではなく、グランドのみを駆動する出力ピンをデザインで作成することにより、プログラマブル・グランド・ピンを作成します。ボードのグランドにこの出力ピンを接続することにより、デバイスのグランドは、グランド・バウンスの低減に役立つボードのグランドへの別の接続を持ちます。

      アルテラの多くのデバイスでは、出力ドライバのスルー・レートを選択できます。すべてまたはほとんどのドライバで低スルー・レート・オプションをオンにすると、ドライバの速度が低下し、di/dt が減少して、グランド・バウンスが低減されます。

      グランド・バウンスをさらに低減するには、デザインにおいて同時にスイッチングできる出力数を制限します。カウンタなどの機能では、標準的なシーケンシャル・バイナリ・コードではなく、一度に 1 ビットだけがスイッチングされるグレー・コードを使用します。

      極端な場合は、高速ロジック・デバイスの各スイッチング出力に直列に抵抗器を追加することで、各出力への電流を制限し、許容範囲のレベルにグランド・バウンスを低減できます。

 

  • クワイエット出力

      クワイエット出力の容量性負荷の増加はローパス・フィルタリングとして機能し、グランド・バウンスを弱める効果があります。クワイエット出力の容量性負荷は、200 ~ 300 mV もグランド・バウンスを低減させることができます。ただし、クワイエット出力での容量性負荷の増加により、容量性負荷を持つピンがスイッチングする際に他のクワイエット出力で発生するノイズが増える場合があります。

 

  • リード・インダクタンスの最小化

      VCC とグランド・プレーンが別々にある多層 PCB を使用すると、PCB トレースのインダクタンスにより発生するグランド・バウンスも低減できます。VCC とグランド電源をワイヤラッピングすると、通常、グランド・バウンスの量が増加します。望ましくないインダクタンスを抑制するため、インダクタンスの低いバイパス・コンデンサを、VCC 電源ピンとボードのグランド・プレーン間に、パッケージの電源ピンのできるだけ近くに配置します。アルテラは、グランド・バウンスを低減するため、0.01 μF ~ 0.1 μF の ESR が小さいデカップリング表面実装コンデンサを並列で使用することを要求しています。これらのコンデンサに並列に 0.001 μF コンデンサを追加すると、高周波数ノイズ (>100 MHz) がフィルタリングされます。

      詳細については、Minimizing Ground Bounce & VCC Sag white paper (英語版 ・ PDF) を参照してください。

 

  • 伝送線路を理解する

      伝送線路は、抵抗 (R)、インダクタンス (L)、およびキャパシタンス (C) が混在して分布するトレースです。伝送線路レイアウトには以下の 2 種類があります。

      図 1 はマイクロストリップ・レイアウトを示しています。これは、PCB の最上層または最下層で配線されるトレースであり、電圧リファレンス・プレーン (パワーまたは GND) が 1 つだけあります。図 2 は、PCB の内層で配線されているトレースを使用し、2 つの電圧リファレンス・プレーン (パワーや GND) を持つストリップライン・レイアウトを示しています。

       

      図 1. マイクロストリップ伝送線路レイアウト

      Figure 1. Microstrip Transmission Line Layout

       

      図 2. ストリップライン伝送線路レイアウト

      Figure 2. Stripline Transmission Line Layout

      図 1 と 図2 の注:

    • マイクロストリップ
    • ストリップライン
    • W = トレースの幅、T = トレースの厚さ、H = トレースとリファレンス・プレーンの間の高さ
    • W = トレースの幅、T = トレースの厚さ、H = トレースと 2 つのリファレンス・プレーンの間の高さ

 

  • インピーダンスの計算

      PCB の回路トレースはすべて特性インピーダンスを持ちます。このインピーダンスは、トレースの幅 (W)、トレースの厚さ (T)、使用材料の誘電率 (εr)、およびトレースとリファレンス・プレーン間の高さ (H) によって決まります。

    • イクロストリップのインピーダンス

        PCB の外層に配線され、その下にリファレンス・プレーン (GND または VCC) が配置された回路トレースにより、マイクロストリップのレイアウトが構成されます。マイクロストリップ・トレース・レイアウトのインピーダンスは、次の式で計算します。

        一般的な値として W = 8 mil、H = 5 mil、T = 1.4 mil、εr、および (FR-4) = 4.1 を使用して、マイクロストリップのインピーダンス (Z0) を求めると、次のようになります。

        式の測定単位は mil です (1 mil = .001 インチ)。また、銅 (Cu) トレースの厚さ (T) は通常オンスで測定します (1 oz = 1.4 mil)。

        図 3 は、式の値を使用し、誘電体の高さとトレースの厚さを一定にした場合の、マイクロストリップ・トレースのインピーダンスとトレース幅 (W) の関係を示しています。

         

        図 3. トレース幅を変化させた場合のマイクロストリップ・トレースのインピーダンス

        Figure 3. Microstrip Trace Impedance with Changing Trace Width

        図 4 は、マイクロストリップ・トレースのインピーダンス計算式の値を使用し、トレースの幅とトレースの厚さを一定にした場合の、マイクロストリップ・トレースのインピーダンスと高さ (H) の関係を示しています。

         

        図 4. 高さを変化させた場合のマイクロストリップ・トレースのインピーダンス

        Figure 4. Microstrip Trace Impedance with Changing Height

        インピーダンスのグラフは、インピーダンスの変化がトレース幅に反比例し、グランド・プレーンからのトレースの高さと正比例することを示しています。/p>

        図 5 では、マイクロストリップ・トレースのインピーダンス計算式の値を使用し、トレースの幅と誘電体の高さを一定にした場合の、マイクロストリップ・トレースのインピーダンスとトレースの厚さ (T) の関係を示しています。図 5 は、トレースが厚くなると、トレースのインピーダンスが減少することを示しています。/p>

         

        図 5. トレースの厚さを変化させた場合のマイクロストリップ・トレースのインピーダンス

        Figure 5. Microstrip Trace Impedance with Changing Trace Thickness

      • Z0 = [(87/√(εr + 1.41)) ln [(5.98 ×H)/(0.8W + T)] Ω
      • Z0 = [(87/√(4.1+1.41)) ln (5.98×(5)/0.8(.8)=1.4)] Ω
      • Z0 ~ 50 Ω

     

    • ストリップラインのインピーダンス

        2 つの低電圧リファレンス・プレーン (パワーや GND) を持つ PCB の内層に配線されている回路トレースにより、ストリップライン・レイアウトが構成されます。ストリップライン・トレース・レイアウトのインピーダンスは、次の式で計算します。

        式 2:

        一般的な値として W = 9 mil、H = 24 mil、T = 1.4 mil、εr、および (FR-4) = 4.1 を使用してストリップラインのインピーダンス (Z0) を求めると、次のようになります。

        図 6 は、ストリップライン・トレースのインピーダンス計算式を使用し、ストリップライン・トレースの高さと厚さを一定した場合の、インピーダンスとトレース幅の関係を示しています。

         

        図 6. トレース幅を変化させた場合のストリップライン・トレースのインピーダンス

        図 7 は、ストリップライン・トレースのインピーダンス計算式を使用し、トレースの幅とトレースの厚さを一定にした場合の、ストリップライン・トレースのインピーダンスと誘電体の高さ (H) の関係を示しています。

         

        図 7. 誘電体の高さを変化させた場合のストリップライン・トレースのインピーダンス

        Figure 7. Stripline Trace Impedance with Changing Dielectric Height

         

        マイクロストリップのレイアウトと同様に、ストリップライン・レイアウトのインピーダンスもライン幅に反比例し、高さに正比例します。ただし、GND からのトレースの高さの変化による影響は、マイクロストリップのレイアウトよりもストリップライン・レイアウトのほうがかなり緩やかです。ストリップライン・レイアウトでは信号が FR-4 材料で挟まれるのに対し、マイクロストリップのレイアウトでは一方が開放されています。この露出のために、マイクロストリップのレイアウトに比べてストリップライン・レイアウトの実行誘電率が大きくなります。よって、同じインピーダンスを達成するには、ストリップライン・レイアウトではマイクロストリップのレイアウトよりも誘電体のスパンを大きくする必要があります。このため、インピーダンス・ラインを制御したストリップライン・レイアウトの PCB は、マイクロストリップのレイアウトの PCB より厚くなります。

        図 8 は、式 2 を使用し、トレース幅と誘電体の高さを一定にした場合の、ストリップライン・トレースのインピーダンスとトレース厚さの関係を示しています。図 8 は、トレースが厚くなると、特性インピーダンスが減少することを示しています。

         

        図 8. トレースの厚さを変化させた場合のストリップライン・トレースのインピーダンス

        Figure 8. Stripline Trace Impedance with Changing Trace Thickness

      • Z0 = [(60/√εr) ln (4H/0.67π(T+0.8w))] Ω
      • Z0 = [(60/√(4.1)) ln (4(24)/0.67π(1.4)=0.8(9))] Ω
      • Z0 ~50 Ω
  • 伝播遅延

      伝播遅延 (tPD) とは、信号がある地点から別の地点に到達するために必要な時間です。伝送線路の伝播遅延は、材料の誘電率の関数になります。

    • マイクロストリップのレイアウトの伝播遅延

        マイクロストリップ・トレース・レイアウトの伝播遅延は、次の式で計算します。

      • tPD(マイクロストリップ) = 1 インチあたり 85 √(0.475εr +0.67) ps
    •  

    • ストリップライン・レイアウトの伝播遅延

        ストリップライン・トレース・レイアウトの伝播遅延は、次の式で計算します。

        図 9 は、マイクロストリップおよびストリップライン・トレースの、伝播遅延と誘電率の関係を示しています。
        εr が増加すると、伝播遅延 (tPD) も増加します。

         

        図 9. マイクロストリップおよびストリップライン・トレースの伝播遅延と誘電率の関係

        Figure 9. Propagation Delay vs. Dielectric Constant for Microstrip and Stripline Traces

      • tPD(ストリップライン) = 1 インチあたり 85 √εr ps

 

  • 平面内導波路

      平面内導波路には、単純平面内導波路、接地平面内導波路、および接地差動平面内導波路の 3 種類があります。

    • 単純平面内導波路

        図 1 の単純平面内導波路は、主にマイクロ波システムで使用されます。この構造ではビアが不要で、受動または能動素子を信号経路に簡単に実装できるため、低損失の高速伝送線路を実現できます。単純平面内導波路では、基板の厚さ (H) を「無限」にして、フィールドが常に誘電体の外側にあるようにする必要があります。この構造は、2 つ目の層を持つことができないので、多層ボードでは使用できません。

         

        図 1. 単純平面内導波路

        Figure 1. Simple Coplanar Wave Guide

     

    • 接地平面内導波路

        接地差動平面内導波路は接地平面内導波路を差動信号用にしたもので、最大限のノイズ耐性が必要な高速デジタル・システムで使用されます。図 3 はこのトポロジーです。このトポロジーでは、接地平面内導波路と同じ制限が S と G に適用されます。

         

        図 2. 接地平面内導波路

        Figure 3. Grounded Differential Coplanar Wave Guide

     

    • 接地差動平面内導波路

        接地差動平面内導波路は接地平面内導波路を差動信号用にしたもので、最大限のノイズ耐性が必要な高速デジタル・システムで使用されます。図 3 はこのトポロジーです。このトポロジーでは、接地平面内導波路と同じ制限が S と G に適用されます。

         

        図 3. 接地差動平面内導波路

        Figure 3. Grounded Differential Coplanar Wave Guide

 

  • 同時スイッチング・ノイズに関するガイドライン

      同時スイッチング・ノイズ (SSN) も、PCB のデザイン時に考慮すべき重要な要素です。SSN はデバイス・パッケージでは支配的ですが、ボード・レイアウトによってこのノイズをある程度軽減できます。

      すべての電流ループにはインダクタンス値があります。図 1 に示す電流ループには、次のインダクタンスがあります。

       

      図 1. 電流ループによるインダクタンス

      Figure 1. Inductance Due to a Current Loop

      ドライバが High から Low にスイッチングすると、GND プレーンで電圧が次に示す値だけ上昇します。

      特に多数のドライバが同時にスイッチングする場合、GND プレーンで発生するノイズは、シグナル・インテグリティにとって問題になる場合があります。SSN により発生したノイズは隣接する構造に結合する場合があります。適切なレイアウトとデカップリングを行うと、ノイズの結合を抑制できます。多数のドライバを同時にスイッチングすると、電源が誤動作することがあります。このため、スイッチングが集中する場所によっては、特定領域の電源電圧が低下します。

      詳細については、下記をご参照ください。

    • Lloop = L1 (signal) + L2 (GND) – 2 LM (mutual inductance)
    • V = Lloop (di/dt)
    • AN 472: Stratix II GX SSN Design Guidelines (英語版 ・ PDF)
    • AN 508: Cyclone III Simultaneous Switching Noise (SSN) Design Guidelines (英語版 ・ PDF)

 

 

  • EMI

      電磁波障害 (EMI) は、時間に対する電流または電圧の変化に正比例します。また、回路の直列インダクタンスにも正比例します。EMI は、すべての PCB で発生します。

      EMI 問題は、クロストークの最小化、適切な接地、適切な層スタックアップなどの予防策によって大幅に抑制できます。

      各信号層は、グランド・プレーンとパワー・プレーンとの間に配置します。インダクタンスは、電荷がカバーしなければならない電荷のソースからグランドまでの距離に正比例します。この距離が短くなると、インダクタンスも小さくなります。したがって、グランド・プレーンを信号源近くに配置すると、インダクタンスが減少し、EMI の抑制に役立ちます。図 1 は、8 層スタックアップの例です。このスタックアップでは、パワー・プレーンと GND プレーンに挟まれているストリップライン信号層が、最もノイズが少なくなります。パワー・プレーンに隣接したソリッド・グランド・プレーンは、小さい等価直列インダクタンス (ESL) を持った分布キャパシタンスを生成します。IC のエッジ・レートが高速になると、これらのテクニックが EMI の抑制に役立ちます。

       

      図 1.  8 層スタックアップの例

      Figure 1. Example Eight-Layer Stack-Up

      EMI の抑制には、コンポーネントの選択とボード上での適切な配置が非常に重要です。次のガイドラインは、EMI の低減に役立ちます。

    • ESR と ESL が小さい表面実装コンデンサなどの低インダクタンスのコンポーネントを選択します。
    • lop インダクタンスを最小化する適切なリターン・パスを設けます。
    • パワー・プレーンに隣接させてソリッド・グランド・プレーンを使用します。
    • アナログ回路およびデジタル回路用にセグメント化した各パワー・プレーンに隣接するグランド・プレーンを使用します。

 

  • 高速デザインのための、ディスクリート・コンポーネントの選択

      使用するコンポーネントを決定することは、ボード・デザインの重要な部分です。PCB のディスクリート・コンポーネントを選択するための情報とガイドラインを以下に示します。

    • 抵抗器とコンデンサ

        抵抗器やコンデンサなどのディスクリート・コンポーネントを選択する際は、利用可能な中で最小のフットプリントのものを選択します。フットプリントが小さいと、ボード上のパッドを小さくでき、寄生キャパシタンスとインダクタンスも小さくなります。アルテラでは、高速信号には通常、40 mil × 20 mil (0402) パッケージのコンポーネントを使用しています。

        インダクタは電源のフィルタリングに使用される場合が多く、飽和せずに大電流に対応するために、より大きくする必要があるので、一般的により大きなフットプリントが必要です。

        フェライト・ビーズ選択時には、次の 3 つのパラメータに注目します。

      • DC 抵抗
      • AC インピーダンス
      • 電流容量

     

    • インダクタおよびフェライト・ビーズ

        DC 抵抗が小さく、AC インピーダンスが大きく、電流容量の大きいものが、好ましいフェライト・ビーズです。ただし、電流容量が増加すると、AC インピーダンスは低下する傾向があるので、妥協が必要になります。図 1 は、一般的なフェライト・ビーズの周波数とインピーダンスの関係です。

         

        図 1. フェライト・ビーズの一般的なインピーダンス・プロファイル

        Figure 1. Typical Impedence Profile of a Ferrite Bead

        図 1 では、2 GHz でのインピーダンスが 100 Ω を超えています。このインピーダンスと 1 Ω 未満のことが多い電源インピーダンスとの比率は、100 より大きくなります。結果として、ノイズのほとんどはフェライト・ビーズに遮断され、グランドに分流されます。

        性能を満たすフェライト・ビーズには次のようなものがあります。

      • トランシーバのパワー・プレーンとグランド・プレーン用の Steward MI0805M221R-00 フェライト・ビーズ。この部品の DC 抵抗は 50 mΩ 未満で、2.5 A の電流を処理できます。インピーダンスは 1 GHz で 200 Ω を超えます。
      • 並列接続した 2 つのSteward フェライト・ビーズは、25 mΩ の DC 抵抗と 100 Ω を超える AC インピーダンスで 5 A の電流容量を処理します。これは、ほとんどのアプリケーションにとって十分な性能レベルです。
      • Murata BLM31PG500SN1 フェライト・ビーズは DC 抵抗が 25 mΩ、電流が 3 A、1 GHz での AC インピーダンスが 75 Ω です。

     

    • SMA コネクタ

        SMA コネクタは、制御されたインピーダンス、機械的堅牢性、および優れたシグナル・インテグリティにより、一般的に高速信号に使用されます。これらのコネクタは、エッジ・ローンチまたはバーティカル・ローンチの形で提供されます。エッジ・ローンチの場合、コネクタはボードのエッジに接続され、中心導体はボードと同一平面にあります。また、ボードはグランド導体の間にサンドイッチされます。

        バーティカル・ローンチ・タイプは、スルー・ホールまたは表面実装です。スルー・ホール・タイプの場合、すべてのレッグと中心導体がボードを貫通します。表面実装タイプの場合、中心導体がボードの最上層に触れることはほとんどありません。

        ローンチ手法のタイプは、信号品質に大きくは影響しません。ただし、長い中心導体は伝送経路にインダクタンスを追加し、信号を劣化させます。

        バーティカル・ローンチの表面実装では、多くの場合、中心導体を 20 mil 未満に縮小することができます。この縮小は、エッジ・ローンチ構成では実現しにくいかもしれませんが、これは SMA メーカーの能力によります。アルテラのデザインでは、中心導体を 20 mil 未満にしています。アルテラは、SMA コネクタの要件として Lighthorse Technologies と Northrop Grumman を使用しています。

 

  • S パラメータ

      伝送線路での電圧や電流を定義し、マイクロ波周波数でこれらを測定することは困難です。その理由は、直接測定では通常、特定の方向に伝播する波または定在波の振幅 (電力から推察) と位相が必要になるためです。よって、高周波ネットワークを扱う場合、等価電圧と電流、および、関連インピーダンスとアドミタンスの行列は、多少抽象的になります。

      散乱行列 (S パラメータ) は、直列測定との一貫性があり、入射波、反射波、および伝送波の概念を含む表現を提供します。S パラメータは多くの場合、さまざまな伝送線路構造のインピーダンス、総損失、入力反射損失、挿入損失、および絶縁とクロストークを定量化するために使用されます。これらの事項は、集中パラメータではなく分布パラメータを考慮する必要がある周波数で最も役立ちます。

      S パラメータを理解するために、図 1 の 2 ポート・ネットワークについて考えてみます。このネットワークには 1 つの伝送線路または任意の線形時不変コンポーネントを含めることができます。ポート 1 と 2 の入射電圧は E11 と E12 で、反射電圧は ER1 と ER2 です。 Z0 は、伝送線路の特性インピーダンスです。ZS と ZL は、ソースと負荷のインピーダンスです。

       

      図 1. S パラメータ

      Figure 1. S-Parameters

      2 ポート・ネットワークのそれぞれの側で入射および反射電圧波を測定し、特性インピーダンス (Z0) の平方根で割ると、新しい変数 (a1、a2、b1、および b2) を求めることができます。これらは、各ポートの正規化された電圧波の振幅です。

      a1 の大きさの 2 乗 (| a1|2) はポート 1 の入射電力を表し、(| b1|2) はこのポートからの反射電力を表します。同じ関係がポート 2 にも当てはまります。

      この結果求められるパラメータは、ネットワークからの散乱波 (反射波) を入射波に関連付けます。このようなパラメータは S パラメータと呼ばれ、次の式で定義されます。

      ここで、S11 は入力反射係数、S21 はネットワークの順方向の伝送、S12 はネットワークの逆方向の伝送、S22 は出力反射係数です。

      S パラメータの測定セットアップを図 2 と図 3 に示します。これらの測定に次の条件を当てはめます。

       

      図 2. S11 と S21 の測定セットアップ

      Figure 2. Measurement Setup for S11 and S21

       

      図 3. S22 と S12 の測定セットアップ

      Figure 3. Measurement Setup for S22 and S12

      たとえば、S11 を測定する場合は、a2 = 0 とします。これは、負荷からの反射がないようにする (言い換えると、ZL = Z0 に設定する) ことで実現します。

      S パラメータは一般的にネットワーク・アナライザを使用して測定します。

    • a1=EI1/√Z0 a2=EI2/√Z0
    • b1=ER1/√Z0 b2=EI2/√Z0
    • b1=S11a1+S12a2
    • b2=S21a1+S22a2
    • S11=(a1/b1) | a2=0
    • S21=(b2/a1) | a2=0
    • S12=(b1/a2) | a1=0
    • S22=(b2/a2) | a1=0

 

  • スミス・チャート

      スミス・チャートは、複素平面上のインピーダンスのグラフィカル表現です。スミス・チャートを使用すると、伝送線路のインピーダンス・マッチング回路と、負荷の容量性または誘導性の作用を解析できます。図 1 は、一般的なスミス・チャートです。インピーダンスは、誘導性の場合は円の上半分に現れ、容量性の場合は下半分に現れます。中央の右端の点は開回路を表し、左端は短絡を表します。中央の点 (ラベル 1.0) は、ラインの特性インピーダンスと負荷との完全なマッチングを表します。

       

      図 1. スミス・チャート

      Figure 1. Smith Chart

 

  • AC 結合と DC 結合

      AC 結合は、DC 信号の通過をブロックするために、信号に直列にコンデンサを使用することを指します。DC 結合は、そのようなコンデンサが存在せず、信号がそのまま通過する状態を指します。AC 結合では、レシーバのコモン・モード電圧要件を確実に満たすためには、一般的にコンデンサの後にDC 復元回路が必要です。アルテラ®のトランシーバ付きデバイスには、DC 復元回路が組み込まれています。この場合、外部の DC 復元回路は必要ありません。DC 結合は、トランスミッタの出力コモン・モード電圧がレシーバの入力コモン・モード電圧要件の範囲内にある場合のみ機能します。

      AC 結合の利点は、コモン・モード電圧が異なるチップを相互にインタフェースできることです。欠点は追加コンデンサが必要であり、適切に選択しなければ、ジッタなどの劣化が発生する可能性があることです。

      トランスミッタのコモン・モード電圧出力範囲がレシーバのコモン・モード電圧要件を満足することが確実な場合は、DC 結合を使用してください。不明確な場合や要件が満たされていない場合は、AC 結合を使用します。

      結合コンデンサの値を選択する際は、コンデンサが大きすぎるまたは小さすぎる場合に何が起こるかを考慮してください。コンデンサが大きすぎると、充電および放電時間が長いことで、信号速度が大幅に低下し、高速で変化する入力信号にうまく対応できない場合があります。コンデンサが小さすぎる場合は、かなりの大きさのインピーダンスが発生し、減衰量が増加して、経路の特性インピーダンスが変化する場合もあります。これらの相反する 2 つの要件を良好にバランスするのが 0.01 μF コンデンサです。0.01 μF コンデンサは、アルテラの 3.125 Gbps トランシーバ・デザインに使用されています。

      小型のコンポーネントはパッドが小さく、不連続性を抑制できるので、コンポーネントを選択する際には、できるだけ小型のものを使用してください。アルテラのデザインでは、0402 コンポーネント (40 mil x 20 mil) を使用しています。

      DC 復元回路はさまざまな方法で設計できます。アルテラでは一般的に、単純な抵抗分圧回路 (図 1 を参照) を使用します。差動信号では、非反転信号と反転信号との間で復元した DC レベルが厳密に一致するように、必ず精密な抵抗器 (0.1% または 1%) を使用してください。図 1 では、DC 復元回路が DC レベルを 3.3 * 78.7/(140 + 78.7) = 1.1875 V に復元します。

       

      図 1. スミス・チャート

      Figure 1. AC Coupling

      トランシーバ・デバイスは、1.5-V PCML 規格用に設計された高速トランシーバ入力とリファレンス・クロック入力の DC バイアスを持っているため、AC 結合は必要ありません。これにより、コンポーネントとボード・スペースを節約できます。LVPECL や LVDS などの他のI/O 規格を使用している場合、これらのコモン・モード電圧は PCML コモン・モード電圧の 1.5 V とは異なるので、AC 結合が必要です。コモン・モード電圧はデバイス内部で生成されるので、外部バイアス・ネットワークは必要ありません。

 

DDR3 ボード・デザイン・ガイドライン

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ターゲット・インピーダンス・デカップリング手法

PCB デカップリング方式は、FDTIM (Frequency Domain Target Impedance Method) を使用して効率的に決定できます。この手法は Altera PDN Decoupling Calculator Tool で使用されています。また、アルテラ FPGA を使用するボードの、ボード・レベルのデカップリング要件を決定するためにも推奨します。

FDTIM 手法の詳細については、DesignCon 2006 TecForum TF-MP3 で発表された 『Comparison of Power Distribution Network Design Methods (英語版 ・ PDF) 』 を参照してください。

 

FDTIM デカップリングのコンセプト

FDTIM 手法の鍵となるコンセプトは、対象となる電源レールのターゲット・インピーダンス (ZTARGET) を決定することです。信頼性の高いデカップリング戦略により、数 KHz 以上、対象周波数 (fTARGET) 以下の範囲において、電源レールの実効インピーダンス (ZEFF) が ZTARGET より低い状態となることを保証できます。図 1 では、このコンセプトを図解します。青の水平な実線が ZTARGET、茶色の垂直な点線が fTARGET です。赤い実線の ZEFF は、DC から fTARGET の間において常にインピーダンスが ZTARGET を下回るように、さまざまなデカップリング・コンデンサとバルク・コンデンサを使用して設計されています。このデザインでは、DC からデカップリングのターゲット周波数まで、パワー・インテグリティが実現されます

 

Figure 1. Decoupling with FDTIM

FDTIM を使用して信頼性の高いデカップリング方式を設計するには、下記に示す計算を行います。

ZTARGETの決定

電源レールの ZTARGET を計算するには、次の情報が必要です。

  • 検討対象の電源レールから電力供給を受ける、システム内の全デバイスの、最大過渡電流要件。この情報は、各デバイスのメーカーから入手できます。注:アルテラは、アルテラのすべての FPGA および CPLD の消費電力を見積もる PowerPlay Early Power Estimator (EPE) ツールを提供しています。
  • 電源電圧のパーセンテージで表わした、電源レールの最大許容 AC リップル。この情報は、検討対象の電源レールから電力供給を受けるデバイスの、許容電源仕様から入手できます。
  • ZTARGET = [電圧レール (%リップル/100)/最大過渡電流]
  • ZTARGET = [(1.1)(0.05)/1.5]=36.7mΩ

上記の情報を入手できる場合は、次の式で ZTARGET を計算できます。

  • ZTARGET= [電圧レール (%リップル/100)/最大過渡電流]

たとえば、5% の AC リップルを許容し、最大過渡電流 1.5 A を供給すると見込まれる 1.1 V 電源レールを確実にデカップリングするためのターゲット・インピーダンスは、次のとおりです。

  • ZTARGET= [(1.1)(0.05)/1.5]=36.7mΩ

fTarget の決定

対象の最高周波数は、寄生プレーナ分布インダクタンスとパッケージ・マウンティング・インダクタンスが優勢となるために、妥当な数のデカップリング・コンデンサを追加しても電源レールのインピーダンス (ZEFF) がターゲット・インピーダンス ( ZTARGET ) を下回ることのない周波数です。一般的に、この fTarget の範囲は 50/60 MHz ~ 150/200 MHz となります。 これらの周波数を過ぎると、選択された対象デバイスのオン・パッケージおよびオン・ダイ・コンデンサによりパワー・インテグリティが維持および機能することが期待されます。

ZTARGET を達成するデカップリング・コンデンサの選択

電源分配システムは、対象の周波数範囲全体でパワー・インテグリティを維持するために、電圧レギュレータ・モジュール (VRM)、オン・ボード・ディスクリート・デカップリング・コンデンサ、および層間キャパシタンス (ボード・スタックアップのパワー/グランド・サンドイッチからのキャパシタンス) を使用します。上の例では、対象の周波数範囲全体で実行インピーダンスが 36.7 Ω を常に下回るように、これらを適切に選択する必要があります。

FDTIM の適用の詳細については、『 Altera PDN Decoupling Calculator Tool 』 と該当する ユーザー・ガイド(英語版 ・ PDF) を参照してください。

 

電圧レギュレーターの選択

 

PDN デザイン・ツール

 

プレーン・キャパシタンス

高周波では、ディスクリート・コンデンサによるデカップリング効果が低下します。高周波では、ノイズをデカップリングするパワー・プレーン・キャパシタンスを使用します。プレーン・キャパシタンスのコンセプトは、図 1 の標準的な並列平板コンデンサを考えることで理解できます。

図 1. 並列プレーン・キャパシタンス

Figure 1. Parallel Plane Capacitance

グランド・プレーンに隣接してパワー・プレーンが存在すると、電界が生じます。図 1 の上部分はパワー・アイランド、つまりパワー・プレーン、下部分はグランド・プレーンを示し、矢印は電気力線を表します。この電界によりキャパシタンスが生じます。キャパシタンスの大きさは、次の式で表わすことができます。

C=(εοεrA)/h

ここで、

  • εο = 自由空間の誘電率
  • εr = 使用する誘電体の比誘電率
  • A = 対向面積
  • h = 平面間の距離

    パワー・アイランドの両側にグランド・プレーンが存在する場合、総キャパシタンスを決定するには、両側のキャパシタンスを計算して、合算します。

    プレーン・キャパシタンスは高周波での主要なデカップリング方法なので、すべての高速デザインの不可欠な要素とする必要があります。高周波では、ディスクリート・コンデンサはあまり効果的ではありません。

    例として次の内容を検討します。

    例 : 距離が 4 mil の場合に、FR-4 誘電体 (εr = 4.5) の対向面積 1 平方インチあたりの平行プレートのキャパシタンスを決定します。

    解法 :

    • h = 4mils = 1.016 * 10-4 m
    • εο = 自由空間の誘電率 = 8.85 * 10-12 F/m
    • A = 1 sq インチ = 6.4516 * 10-4 m2
    • εr = 4.5

    上記のキャパシタンスの式にこれらの数値を当てはめると、C = 253 pF となります。したがって、距離が 4 mil の一般的な FR-4 ボードでは、対向面積 1 平方インチあたり約 253 pF のキャパシタンスがあります。この値は距離に対して直線的に反比例し、面積に対して直線的に比例して増減します。アルテラは、複数のボードでプレーン・キャパシタンスの使用を成功させてきました。


    寄生インダクタンスの最小化

    電源分配システム (PDS) の目標は、各デバイスのパワー・パッドとグランド・パッドで目標とする一定電圧を実現して維持することです。この目的を効果的に達成するために、PDS は電圧レギュレータ・モジュール (VRM)、バルクおよびデカップリング・コンデンサ (Decap)、およびパワー/グランド・プレーン・サンドイッチ (プレーン・キャパシタンス) を使用します。変化する過渡負荷の下で定電圧の維持に役立つためにこれらの各コンポーネントがそれぞれの機能をどれだけ効果的に果たすかは、関連する寄生インダクタンスに大いに左右されます。

    VRM

    図 1 に示すように、VRM は、一次近似として、直列に接続されている抵抗器とインダクタとして簡単にモデル化できます。


    図 1. VRM の直列インピーダンス・モデル

    Figure 1. Series Impedance Model of a VRM

    数十 KHz の範囲の低周波では、VRM は主に抵抗性であってインピーダンスが非常に低いため、これらの比較的低い周波数では瞬時電流要件を実現できます。しかし、数十 KHz を越えると、VRM インピーダンスは主に誘導性となるので、過渡電流要件を実現できなくなります。VRM の ESR および ESL 値は VRM メーカーから入手できます。最高の過渡性能を実現するためには、ESR/ESL の小さいレギュレータを選択します。


    Decap

    オン・ボードのディスクリート・デカップリング・コンデンサは、数十 KHz から 2、3 百 MHz (最大値) 付近にわたって必要な低インピーダンスを、コンデンサの ESR と ESL およびボードのマウンティングおよび分布インダクタンスの寄生容量によって、提供する必要があります。ESR と ESL が非常に小さい仕様のデカップリング・コンデンサを選択したとしても、選択したコンデンサの有効性が寄生マウンティングおよび分布インダクタンスの影響によって制限される場合があるので、十分ではありません。よって、有効な PDS を設計するには、ボード・デザインに関連する各種寄生インダクタンスを最小限に抑える注意が必要です。


    マウンティング・インダクタンス

    マウンティング・インダクタンスは、PCB へのコンデンサの実装 (マウンティング) に関連する追加の直列インダクタンスの影響です。この寄生インダクタンスは、コンデンサ・ベンダーが提供している公開 ESL 値に追加されます。マウンティング・インダクタンスは、より小型のコンデンサ・パッケージを選択し、コンデンサを PCB 上で適切にレイアウトすることにより、最小限に抑えることができます。図 2 は、実装されたデカップリング・コンデンサと、PCB 面および BGA デバイスとの関係を示す断面図です。


    図 2. デカップリング・コンデンサの実装

    Figure 2. Decoupling Cap Mounting

    マウンティング・インダクタンスは、次の式で推定します。

    • Lmnt = Ltrace + Lvia

    ここで、

    • Ltrace = 128*[(2xLenpad)+Lencap]*(htop/w) pH

    かつ

    • Lvia = 10*htop*ln(2s/D) ph

    ここで、

    • Lenpad = コンデンサ・パッドの長さとパッドからビアへのトレース長を加えた値 (mil)
    • Lencap = コンデンサ本体の長さ (mil)
    • w = コンデンサ・パッドとビア間のトレースの幅 (mil)
    • htop = 最上層と最も近いパワー/グランド・プレーン間の距離 (mil)
    • s = コンデンサのパワー・ビアの中心とグランド・ビアの中心間の距離 (mil)
    • D = ビアの外径 (mil)
    • hplanes = パワー・プレーンとグランド・プレーンの間の距離 (mil)
    • b = コンデンサとパッケージのパワー/グランド・ビア間の距離の半分 (mil)

    一般的に、マウンティング・インダクタンスを最小限に抑えるには、コンデンサのパワー・ビアとグランド・ビアをそれぞれのパッドに可能な限り近付け、可能であれば幅の広い接続トレースとより大きいビア・ドリル径を使用します。コンデンサを実装する面にパワー・プレーンとグランド・プレーンのペアを近付けると、ビアのインダクタンスの影響を抑えることができます。さらに、コンデンサの両端にビアを配置 (VOS (via-on-side) 構成) するのではなく、コンデンサの同じ側に配置 (VOE (via-on-end) 構成) すると、電流ループ面積が縮小し、ループを通り抜ける電気力線の量が最小限となり、インダクタンスを低減できます。図 3 は各種コンデンサのレイアウト・トポロジです。表 1 では、さまざまなサイズのコンデンサについて各種コンデンサ・レイアウト・スタイルのマウンティング・インダクタンスを比較します。

    図 3. 各種のコンデンサ・レイアウト・トポロジ

    Figure 3. Various Capacitor Layout Topologies

    表 1. マウンティング・インダクタンスの比較 (1)

    ビア長
    (プレーン上の高さ、インチ)
    0603
    フットプリント
    0603
    フットプリント
    0603
    フットプリント
    0603
    フットプリント
    0402
    フットプリント
    0402
    フットプリント
    0.020 ドリル パッドからビアへの狭いトレース 短く広い
    トレース
    パッドの端に
    ビアを配置
    パッドの片側に
    ビアを配置
    パッドの端に
    ビアを配置
    パッドの片側に
    ビアを配置
    0.004 1.57 1.04 0.82 0.52 0.8 0.5
    0.006 1.96 1.35 1.05 0.65 1 0.63
    0.01 2.51 1.87 1.4 0.88 1.34 0.86
    0.02 3.45 2.87 2.13 1.39 1.99 1.36
    0.010 ドリル            
    0.004 1.61 1.08 0.86 0.56 0.84 0.54
    0.006 1.99 1.39 1.08 0.69 1.04 0.67
    0.01 2.55 1.92 1.45 0.92 1.38 0.9
    0.02 3.49 2.91 2.17 1.44 2.03 1.4

    注:

    • すべての値はナノヘンリー単位、ドリルのサイズはインチ単位です。

    表 1 に示すように、大きいほうの 20 mil ビアのドリル径への幅広い接続トレースで、VOS 方式を使用して小さいほうの 0402 サイズのコンデンサを実装すると、最適な 0.50 nH のマウンティング・インダクタンスを得ることができます。図 4 は、マウンティング・インダクタンスをさらに低減するその他の推奨ビア配置構成を示しています。ただし、これらのスタイルでは追加ビアが必要で、配線の妨げになります。


    図 4. より小さいマウンティング・インダクタンスを達成するビア配置構成

    Figure 4. Via placement Styles that Yield Lower Mounting Inductance


    分布インダクタンス

    分布インダクタンスは、パワー・プレーンとグランド・プレーンのペア間のループ面積と、デカップリング・コンデンサから対象 BGA デバイスのパワー-グランド・ボールまでの距離によって形成されるインダクタンスです。結果的に、このインダクタンスはパワー/グランド・サンドイッチによって形成される層間キャパシタンスのインダクタンスに直接関係します。このインダクタンスについては、次の層間キャパシタンスに関するセクションで詳しく説明します。


    層間キャパシタンス

    図 5 に示すように、PCB のパワー・プレーンとグランド・プレーンのペアは、一次解析として、直列接続されている抵抗器、インダクタ、およびコンデンサとして単純にモデル化できます。なお、この単純なモデルでは、表皮効果や誘電損失などの周波数に依存する効果は無視しています。

    図 5.  パワー/グランド・プレーン・サンドイッチの簡略インピーダンス・モデル

    Figure 5. Simplified Impedance Model of the Power-Ground Plane Sandwich

    図 5 の ESL を求める一次方程式を次に示します。

    • ESL = (μ0•h•l)/w

    ここで、

    • μ0 = 自由空間の透磁率 (32 pH/mil)
    • h = パワー・プレーンとグランド・プレーン間の距離 (mil)
    • l = パワー・プレーンの長さ (インチ)
    • w= パワー・プレーンの幅 (インチ)

    パワー/グランド・プレーン・サンドイッチの ESL は、デカップリング・コンデンサが BGA デバイスに電流を供給する際にデカップリング・コンデンサで生じる分布インダクタンスであると解釈することができます。したがって、上の ESL の式から、デカップリング・コンデンサを対象 BGA デバイスに可能な限り近付ける (コンデンサから BGA デバイスへの距離を最小化する) ことによって、分布インダクタンスを低減できます。さらに、パワー/グランド・プレーン・サンドイッチに (h を最小化する) 薄い誘電材料と (w を最大化する) 幅広いプレーン・ペアを使用すると、デカップリング・コンデンサで発生する実行分布インダクタンスの低減に役立ちます。


    結論

    効果的な PDS の設計を成功させるには、PDS の性能を制限する可能性のある各種寄生インダクタンスを理解する必要があります。この文書では、PDS の設計時に注意しなければならない 3 つの寄生インダクタンスを説明しました。VRM 寄生インダクタンス、デカップリング・コンデンサのマウンティング・インダクタンス、およびパワー・プレーンの分布インダクタンスについて検討し、これらを最小化する手法を紹介しました。追加情報とツールについて、アルテラは PDN Decoupling Calculator ツール (ZIPファイルユーザー・ガイド(英文版 ・ PDF) も ウェブサイトで提供しています。


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ギガビット・チャネル・デザインの配線ガイドライン

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  • 一般的な配線ガイドライン

      このセクションでは、高速差動ペア・トレースをレイアウトするための配線ガイドラインの概要を示します。

    • 差動トレースは、可能な限り密結合させて配置します。トレース長全体にわたって密結合させることが不可能な場合は、トレース全体にわたって疎結合とします。図 1 は、Stratix® GX 開発ボードの層 15 と最上位層とで疎結合となっている 3.125 Gbps 差動トランシーバのトレースです。(SMA コネクタの機械的制約により) 最小限の分離が必要なため、最上位層で密結合を行うことはできません。層 15 で密結合とすると、信号が密結合から疎結合に移行する必要があり、インピーダンスの不連続性が生じます。

      図 1. 疎結合とグランド・リファレンスの例

      Figure 1. Loose Coupling and Ground Reference Example

    • マイクロストリップおよびストリップラインの伝送線路はどちらも配線に使用できます。ストリップラインには、他のノイズ源からの信号を遮断するという追加のメリットがあります。レイアウトをデザインする際の制約は、多くの場合、配線を行う層によって決まります。
    • 配線の途中の角には丸みを付けます。インピーダンスの不連続性の原因となるため、90° には曲げないでください。妥協案として 45° に曲げることもできますが、角に丸みを持たせることで最高の性能を実現できます。
    • ブロードサイドとエッジのどちらで結合しても構いません。一般的に、ブロードサイド結合を行うと、BGA から配線を出しやすくなりますが、より多くの層が必要になります。エッジ結合を行うと、BGA から配線を出しにくくなりますが、必要な層の数は減ります。どちらの場合も、許容範囲のシグナル・インテグリティ性能を実現できます。
    • 高速信号がプレーンのスプリットと交差しないようにしてください。交差が発生すると、信号のリターン・パスが長くなり、トレースのインダクタンスが増加します。インダクタンスが増加すると、ラインのインピーダンスが変わり、シグナル・インテグリティの問題が発生します。
    • 使用していないすべてのビア・パッドは、製造プロセスで取り除いてください。製造業者によっては、使用していないビア・パッドを「機能していないビア・パッド」と呼ぶ場合もあります。使用していないビア・パッドは、信号経路に追加キャパシタンスを発生させます。図 2 に使用していないビア・パッドの例を示します。
    • 図 2. 使用していないビア・パッド

      Figure 2. Unused Via Pads

    • ビアを通して信号を配線する必要がある場合は、ビア・スタブの長さが最短になるように配線します。図 3 はビア・スタブの長さが最短のため、図 4 よりも好ましい選択肢です。アルテラは、Stratix GX 開発ボードでこのテクニックを使用しています。ビア長を可能な限り利用してスタブを最小限に抑えるために、ビアを通して高速トレースを最上位層から層 16 に移しています。

      図 3. スルー・ホール・ビアによる最適なルーティング・パス

      Figure 3. Optimal Routing Path with Through-Hole Vias

      図 4. スルー・ホール・ビアによる準最適なルーティング・パス

      Figure 4. Sub-Optimal Routing Path with Through-Hole Vias

    • デュアル・ストリップライン・トレース (パワー 1 – 信号 1 – 信号 2 - パワー 2 構成) の場合、信号 1 層の信号が信号 2 層の信号と交差するときには、必ず直交させます。互いに交差しない場合は、W (W はトレース幅) の 4 倍以上離します。
    • 幅の広いピンやトレースから幅の狭いピンまたはトレースに移る場合は、「ティアドロッピング」を使用してインピーダンスの不連続性を抑えます。ティアドロッピングは、SMA コネクタをトレースにインタフェース接続する場合などに使用します。図 5 は SMA コネクタの寸法とアルテラが Stratix GX 開発ボードでティアドロッピングを使用した様子を示すスクリーン・キャプチャです。SMA コネクタの中心ピンは 50 mil 径ですが、ボード・トレースが 5 mil 幅の場合もあります。ティアドロッピングは、インピーダンスの不連続性を最小限に抑えるために役立ちます。

      図 5. SMA のティアドロッピング

      Figure 5. SMA Tear-dropping

 

ビア最適化テクニック

ガラス繊維織物材料の悪影響の最小化

表面実装パッドの下でのプレーンのカットアウト

トランスミッタのプリエンファシスとレシーバのイコライゼーション

銅トレースや同軸ケーブルなどの一般的な伝送媒体はローパス特性を持つため、低周波よりも高周波を多く減衰します。方形波を近似する一般的なデジタル信号には、スイッチング領域近くに高周波、一定領域に低周波が含まれます。この信号がローパス媒体を通過すると、高周波のほうが低周波より多く減衰され、結果として信号の立ち上がり時間が増加します。このため、アイの開口部が狭くなり、エラーの発生確率が高まります。

信号の高周波成分は、いわゆる「表皮効果」によっても劣化します。表皮効果の原因は、主に導体の表面 (表皮) を流れる高周波電流です。変化し続ける電流分布により、周波数に応じて抵抗が増加します。

表皮効果は、プリエンファシスを使用して補償できます。フーリエ解析によると、方形波信号には無数の周波数が含まれています。高周波は Low から High および High から Low への遷移領域に存在し、低周波は平坦な (一定) 領域に存在します。遷移領域付近で信号の振幅を増加させると、低周波よりも高周波のほうが多く強調されます。適切な量のプリエンファシスを適用すると、このプリエンファシスされた信号がローパス媒体を通過する際の歪が最小となります。このコンセプトを図 1 に図解します。

図 1. プリエンファシスがある場合とない場合の入力信号と出力信号

Figure 1. Input and Output Signals with and without Pre-Emphasis

 

Stratix II GX および Stratix IV GX デバイスは、伝送媒体のさまざまな長さを補償するためにプログラマブル・プリエンファシスを提供しています。プリエンファシスは、出力差動電圧 (VOD) の値によって、5% ~ 25% に設定できます。 Stratix II GXStratix IV GX のユーザー・ガイドを参照してください。

 

関連リンク

 

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材料の選定および損失

 

ボード厚およびビア

 

PCB 推奨レイアウト フットプリント・ランド・パターン

 

 

高速ボード・デザイン・アドバイザー

 

デバイス別ピン接続表

 

デバイス別ピン接続ガイドライン (PDF)

 

JTAG ピンでのデバッグ・デザイン

 

ホット・ソケット、PORおよび電源シーケンス・サポート

 

OCT 実装

 

未使用の I/ O ピン・ガイドライン

    ボード・デザインでの柔軟性を得るために、Quartus® Prime または Quartus® II 開発ソフトウェアでは使用していないピンの状態として、トライステート入力、グランド・ドライブ出力、無指定信号ドライブ出力、バス・ホールドのあるトライステート入力、または弱いプルアップ抵抗を持つ入力トライステートの 5 つの状態のいずれかを指定することができます。シグナル・インテグリティを改善するには、使用していないピンをグランド・ドライブ出力として設定し、ボードのグランド・プレーンに直接接続します。こうすることで、リターン・パスが短縮されてインダクタンスが抑制され、隣接する I/O のノイズを低減できます。消費電力を抑制するには、クロック・ピンをグランド・ドライブに設定し、使用していない他の I/O ピンをトライステート入力として設定します。デザインに適した設定を行うには、Device & Pin Options ダイアログ・ボックスの Unused Pins タブの Reserve all unused pins で使用可能な 5 つの状態のいずれかを選択するか、Pin Planner で特定のピンを Reserve Pin に割り当てます。

    デザインをコンパイルすると、Quartus® Prime または Quartus® II 開発ソフトウェアはデバイス・ピンをどう接続すべきかを指定するためにピン・レポート・ファイル (.pin) を生成します。レポート・ファイルでは、Quartus® Prime または Quartus® II 開発ソフトウェアで設定した使用していないピン・オプションに従って、使用していない I/O ピンにマークが付けられます。GND* として指定したすべての I/O ピンは、デバイスのノイズ耐性を改善するためにグランドに接続するか、または未接続のまま残すことができます。 RESERVED I/O ピンは無指定信号をドライブ・アウトするため、ボード上ですべて未接続のまま残します。 RESERVED I/O ピンを VCC、グランド、または別の信号源に接続すると、デバイス出力ドライバを破損する可能性のある競合が生じる場合があります。 RESERVED_INPUT_WITH_WEAK_PULLUP および RESERVED_INPUT_WITH_BUS_HOLD ピンは未接続のまま残せるのに対し、RESERVED_INPUT I/O ピンはボード上で High または Low の信号に接続することができます。

 

デバイスのブレイクアウト・ガイドライン

 

関連情報

 

ボード・デザイン・プロセスの概要

    一般的な高速ボード・デザインは、製品要件文書、コンセプトのレビュー、および機能仕様を使用して開始します。仕様が完成したら、主要コンポーネントを選択して実際のシステム・デザインを開始します。この時点で、すべてのインタフェースのタイミング解析と消費電力要件を決定するための消費電力解析を行います。消費電力解析を基に、電源モジュールとレギュレータを選択し、デカップリング方式を指定します。タイミング解析を基に、バスの長さ一致基準を設定します。これらのタスクおよびシステム・デザインと残りのコンポーネントの選択を完了すると、回路図ができあがります。これらは通常、エンジニア間でレビューと必要に応じた変更がなされ、その後、レイアウト・デザイナに渡されます。ボードでコンポーネントを配置する方法とトレースの配線方法を指定するレイアウト・ガイドライン文書が作成され、これもレイアウト・デザイナに渡されます。

    最適なスタックアップ、トレース幅、間隔、およびその他の配線要件を決定するために、レイアウト前シミュレーションを行います。シミュレーション結果に基づく回路図への変更は回路図に反映され、レイアウト・デザイナに提供されます。レイアウトが完成したら、シグナル・インテグリティに関する重大な問題がないことを確認するために、ボードの重要部分でレイアウト後シミュレーションを行います。

    レイアウト後シミュレーションの結果に基づき、必要な変更をレイアウトに実施し、最後に、レイアウトを製造業者にリリースしてボードを製造します。図 1 は、一般的なボード・デザイン・プロセスです。

     

    図 1. 一般的な高速ボード・デザイン・プロセスの略図

    Figure 1. Simplified View of a Typical High-Speed Board Design Process

 

 

  • クロストークの最小化

      クロストークは、並列トレース間で発生する、信号の望ましくない結合です。クロストークは、マイクロストリップとストリップラインのレイアウトによる、適切な配線および層のスタックアップにより最小化することができます。

      2 つの信号層が隣同士にあるデュアル・ストリップラインのレイアウト (図 1 を参照) でクロストークを低減するには、すべてのトレースを垂直に配線し、2 つの信号層間の距離を増やし、信号層と隣接するリファレンス・プレーンとの間の距離を最小化します。

       

      図 1. デュアル・ストリップラインのレイアウト

      Figure 1. Dual-Stripline Layout

      マイクロストリップまたはストリップラインのレイアウトでクロストークを低減する手順は、次のとおりです。

      クロストークは、複数のシングルエンド・トレースが並行に配置されており、十分な間隔が確保されていない場合にも増加します。隣接する 2 つのトレースの中心間の距離は、図 2 のようにトレース幅の 4 倍以上にします。デザイン性能を改善するには、2 つのトレース間の距離を変更せずにトレースとグランド・プレーン間の距離を 10 mil 未満にします。

       

      図 2. クロストークを低減するためにトレースを離す

      Figure 2. Separating Traces for Crosstalk

    • 配線上の制約が許す限り信号線同士の間隔を広げます。トレース同士を絶縁体の高さの 3 倍よりも近付けないようにしてください。
    • 導体がグランド・プレーンに可能な限り近付くように伝送線路を設計します。このテクニックでは、伝送線路をグランド・プレーンに密結合するため、隣接する信号からのデカップリングに役立ちます。
    • 可能な限り差動配線テクニックを使用します。重要な回路には特にこのテクニックを使用してください (つまり、各トレース全体にわたって、長さと曲率を一致させます)。
    • シングルエンド信号間に大きな結合がある場合は、互いに直交する異なる層上に配線します。
    • シングルエンド信号同士が並行して走る配線の長さを最小にします。短い並行部分を使用して配線し、ネット間の、長い、結合された部分を最小にします。

 

  • 電力のフィルタリングと分配

      すべてのボードとデバイスにおいて、VCC に電力をクリーンかつ均等に配分すると、システム・ノイズを低減できます。

      ノイズのフィルタリング

      電源が発生する低周波 (< 1 kHz) ノイズを減少させるには、電源が PCB および各デバイスに接続される場所で電源ラインのノイズをフィルタリングします。電源ラインが PCB に入る場所の直近に 100 μF の電解コンデンサを配置します。電圧レギュレータを使用する場合は、VCC 信号をデバイスに供給する最終ステージの直後にコンデンサを配置します。コンデンサは電源からの低周波ノイズをフィルタリングするだけではなく、多くの出力が回路で同時にスイッチングする場合は、追加電流を供給します。

      電源ノイズは、電流を取り扱うために十分な大きさの非共振表面実装フェライト・ビーズを電源と直列に配置することで、フィルタリングする方法もあります。10 μF ~ 100 μF のバイパス・コンデンサをフェライト・ビーズの横に配置します (図 1 を参照)。デザインにおいて、適切な終端、レイアウト、およびフィルタリングを行えば、フェライト・ビーズは不要になります。この場合は、フェライト・ビーズの代わりに 0 Ω 抵抗器を使用します。

      図 1. フェライト・ビーズを使用したノイズのフィルタリング

      Figure 1.  Filtering Niose with Ferrite Bead

      PCB 上の部品は、パワー・プレーンに高周波ノイズを付加します。アルテラは、デバイスの位置で高周波ノイズをフィルタリングするために、デカップリング・コンデンサを可能な限りそれぞれの VCC とグランドのペア近くに配置することをお勧めします。パワー・プレーンとグランド・プレーンを並列に配置し、絶縁材料によって分離すると、別のレベルのバイパス・キャパシタンスが発生します。この種のキャパシタンスには有効な直列抵抗 (ESR) とリード・インダクタンスがないので、これらの並列プレーンにより、電源関係の高周波ノイズが抑制されます。

      電源分配

      電源分配もシステム・ノイズに影響します。パワー・バス・ネットワークまたはパワー・プレーンは、PCB 全体に電源分配を行います。2 層 PCB で通常使用されている最も安価な電源分配方法は、VCC とグランドをデバイスに伝える複数の幅広いメタル・トレースで構成される、パワー・バス・ネットワークです。PCB の密度は、本来は可能な限り幅広くすべきトレース幅を、制限します。パワー・バスには無視できない DC 抵抗があり、バス上の最後の部品は、0.5 V も低下した VCC パワーを受け取ることがあります。

      アルテラは、電源分配にパワー・プレーンを使用することをお勧めします。多層 PCB で使用されるパワー・プレーンは、VCC とグランドをデバイスに伝える複数のメタル層で構成されます。パワー・プレーンは PCB の全面積をカバーするため、DC 抵抗は非常に低くなります。パワー・プレーンは VCC を維持してすべてのデバイスに等しく分配し、PCB 上のロジック信号に非常に高い電流シンク能力、ノイズ保護、およびシールドを提供します。アナログとデジタルの電源同士で同じプレーンを共有すると、この 2 つの回路タイプの望ましくない相互作用によりリスクが高まる場合があります。

      ボード上でアナログのパワー・プレーンとグランド・プレーンが分かれていないフルデジタル・システムの場合、ボードに 2 つの新しいプレーンを追加するには実現不可能なほどの高額のコストがかかる場合があります。この代わりに、分割したパワー・アイランド (スプリット・プレーン) を作成することができます。図 2 は、フェーズ・ロック・ループ (PLL) パワー・アイランドを含むボード・レイアウトの例です。

      図 2. 汎用 PLL パワー・アイランドのボード・レイアウト

      Figure 2. Board Layout for General-Purpose PLL Power Islands

      電源分配からのシステム・ノイズを低減するには、次のことを実行します。

    • 均等な電源分配を実現するために、アナログ電源には別のパワー・プレーンを使用します。
    • PLL への電源の配線には、トレースと複数の信号層を避けます。
    • PLL 電源プレーンに隣接してグランド・プレーンを配置します。アナログとデジタルのコンポーネントは、それぞれのグランド・プレーン上にのみ配置します。
    • フェライト・ビーズを使用して、デジタル電源から PLL 電源を分離します。

 

  • 未使用の I/ O ピン

      ボード・デザインでの柔軟性を得るために、Quartus® Prime または、Quartus® II 開発ソフトウェアでは使用していないピンの状態として、トライステート入力、グランド・ドライブ出力、無指定信号ドライブ出力、バス・ホールドのあるトライステート入力、または弱いプルアップ抵抗を持つ入力トライステートの 5 つの状態のいずれかを指定することができます。シグナル・インテグリティを改善するには、使用していないピンをグランド・ドライブ出力として設定し、ボードのグランド・プレーンに直接接続します。こうすることで、リターン・パスが短縮されてインダクタンスが抑制され、隣接する I/O のノイズを低減できます。消費電力を抑制するには、クロック・ピンをグランド・ドライブに設定し、使用していない他の I/O ピンをトライステート入力として設定します。デザインに適した設定を行うには、Device & Pin Options ダイアログ・ボックスの Unused Pins タブの Reserve all unused pins で使用可能な 5 つの状態のいずれかを選択するか、Pin Planner で特定のピンを Reserve Pin に割り当てます。

      デザインをコンパイルすると、Quartus® Prime または、Quartus® II 開発ソフトウェアはデバイス・ピンをどう接続すべきかを指定するためにピン・レポート・ファイル (.pin) を生成します。レポート・ファイルでは、Quartus® Prime または、Quartus® II 開発ソフトウェアで設定した使用していないピン・オプションに従って、使用していない I/O ピンにマークが付けられます。GND* として指定したすべての I/O ピンは、デバイスのノイズ耐性を改善するためにグランドに接続するか、または未接続のまま残すことができます。 RESERVED I/O ピンは無指定信号をドライブ・アウトするため、ボード上ですべて未接続のまま残します。 RESERVED I/O ピンを VCC、グランド、または別の信号源に接続すると、デバイス出力ドライバを破損する可能性のある競合が生じる場合があります。 RESERVED_INPUT_WITH_WEAK_PULLUP および RESERVED_INPUT_WITH_BUS_HOLD ピンは未接続のまま残せるのに対し、RESERVED_INPUT I/O ピンはボード上で High または Low の信号に接続することができます。

 

  • 信号トレースの配線

      適切な配線は、シグナル・インテグリティの維持に役立ちます。クリーンなトレースを配線にするには、有効なシグナル・インテグリティ (SI) ツールでシミュレーションを行います。次のセクションでは、配線に使用できる以下の 2 種類の信号トレースについて説明します。

    • シングルエンド・トレース
    • 差動ペア・トレース

 

  • シングルエンド・トレースによる配線

      シングルエンド・トレースは、ソースと負荷/レシーバとを接続します。シングルエンド・トレースは、一般的なポイント間配線、クロック配線、低速信号、重要ではない I/O 配線で使用します。このセクションでは、クロック信号用の各種の配線方式について説明します。次のタイプの配線を使用すると、同じクロックで複数のデバイスをドライブできます。

      クロック伝送線路のシグナル・インテグリティを改善するには、次のガイドラインを使用します。

    • デイジー・チェーン配線
    • スタブあり
    • スタブなし
    • スター配線
    • 蛇行配線
    • クロック・トレースは可能な限り直線を保ちます。トレースは、直角に曲げるのではなく、ゆるやかなカーブ状にします。
    • クロック信号には複数の信号層を使用しません。
    • クロック伝送線路ではビアを使用しません。ビアは、インピーダンス変化と反射の原因になる場合があります。
    • グランド・プレーンは、ノイズを最小化するために外層に隣接して配置します。内層を使用してクロック・トレースを配線する場合は、この層をリファレンス・プレーンで挟みます。
    • 反射を最小限に抑えるために、クロック信号は終端します。
    • 可能な限りポイント間クロック・トレースを使用します。

 

  • デイジー・チェーン
    • スタブあり

        デイジー・チェーン配線は、PCB 設計において一般的な方法です。デイジー・チェーン配線の欠点の 1 つは、通常、メイン・バスにデバイスを接続するために、スタブ、つまり短いトレースを必要とすることです (図 14 を参照)。スタブが長すぎると、伝送線路の反射が起こり、信号品質が劣化します。したがって、スタブ長は次の条件を超えないようにします。

        TDstub < ( T10% to 90% )/3

        ここで、TDstub = スタブによる電気的遅延

        T10% to 90% = 信号エッジの立ち上がりまたは立ち下がり時間

        立ち上がり時間が 1 ns のエッジには、スタブ長を 0.5 インチ未満にします。デザインで複数のデバイスを使用する場合は、クロック・スキューを最小にするため、すべてのスタブ長を同一にします。図 1 はスタブの配線です。PCB 設計では、可能な限りスタブの使用を避けるようにします。高速デザインでは、非常に短いスタブであってもシグナル・インテグリティの問題を発生させることがあります。

         

        図 1. スタブを持つデイジー・チェーン配線

        Figure 1. Daisy Chain Routing with Stubs

        図 2 ~ 4 は、異なるスタブ長に対する SPICE のシミュレーションです。スタブ長が短くなると、反射ノイズが減り、反射ノイズが減ったことでアイの開口が広がります。

         

        図 2. スタブ長 = 0.5 インチ

         

        図 3. スタブ長 = 0.25 インチ

         

        図 4. スタブ長 = 0 インチ

     

    • スタブなし

        図 5 は、メイン・バスがデバイス・ピンを通過することによってスタブをなくした、デイジー・チェーン配線です。このレイアウトでは、メイン・バスとスタブ間のインピーダンス不一致リスクが解消され、シグナル・インテグリティの問題を最小限に抑えることができます。

         

        図 5. スタブを含まないデイジー・チェーン配線

        Figure 5. Daisy Chain Routing without Stubs

 

  • スター配線

      スター配線では、クロック信号がすべてのデバイスに同時に送信されます (図 6 を参照)。したがって、クロック源とデバイス間のすべてのトレース長を一致させてクロック・スキューを最小にする必要があります。シグナル・インテグリティの問題を最小限に抑えるために、各負荷は同一とします。スター配線では、メイン・バスのインピーダンスを複数のデバイスに接続する長いトレースのインピーダンスに一致させる必要があります。

       

      図 6. スター配線線

      Figure 6. Star Routing

       

 

  • 蛇行配線

      ソースと複数の負荷の間で等しい長さのトレースが必要なデザインでは、トレース長を一致させるためにトレースを屈曲させることができます (図 7 を参照)。トレースの曲げ方が不適切な場合は、シグナル・インテグリティと伝播遅延に影響が生じます。クロストークを最小にするには、S ≥ 3 x H にしてください (ここで、S は並行セクション間の間隔、H はリファレンス・グランド・プレーンからの信号トレースの高さです)。

       

      図 7. 蛇行配線

      Figure 7. Serpentine Routing

       

      蛇行配線は可能な限り使用しないことを推奨します。代わりに、ゆるやかなカーブによって等しい長さのトレースを作成します。

 

  • 差動トレース配線

      シグナル・インテグリティを最大にするため、高速デザインでは差動信号を正しく配線するテクニックが重要です。図 8 は、マイクロストリップ・レイアウトを使用する差動ペアです。

       

      図 8. 差動トレースによる配線

      Figure 8. Differential Trace Routing

      注:

      2 組の差動ペアを使用する場合は、次のガイドラインを使用します。

    • D  > 2 組の差動ペア信号間の距離、W  > 差動ペアのトレース幅、S  > 差動ペアのトレース間の距離、HD  > グループ・プレーンからの誘電体の高さです。
    •  

    • 2 組の差動ペア間のクロストークを最小化するために、D  > 2S となるようにします。
    • 反射ノイズを最小限に抑えるために、デバイスを出る位置で、差動トレース S  > 3H となるように配置します。
    • トレース長全体にわたって差動トレース間の距離 (S) を一定に保ちます。
    • スキューと位相差を最小限に抑えるために、2 組の差動トレースの長さを同じに保ちます。
    • 複数のビアは、インピーダンスのミスマッチとインダクタンスの原因となる場合があるので、使用を避けます。

 

  • スキューの最小化

      スキューを最小化するために、1 つの差動ペア内の 2 つのトレースが均等な長さとなるようにします。ペアのトレース間にスキューがあり、トレースが疎結合である場合は、図 1 のようにトレースを設計できます。トレース長を制御するために、トレースがいったん離れ、その後戻っています。トレースが疎結合なので、インピーダンスはほんのわずかしか影響を受けません。

       

      図 1. 蛇行トレースでの 45° の曲げ

      蛇行トレースを使用する場合は、45° に曲げます (図 1 を参照)。図 2 は、蛇行トレースを使用した別の例です。ただし、図 2 のデザインを使用する場合は、隣接するラインが結合していないことを確認してください。高速アプリケーションに蛇行トレースを使用する場合は、トレースが並列になることは絶対に避けるべきです。図 1 の例を参照してください。

       

      図 2. 蛇行トレースの例

      Figure 2. Example of Serpentine Traces

      図 3 は、密結合ペアのスキュー制御を示しています。トレースは密結合されているため、トレースがいったん離され、その後近づくと、インピーダンスが変化します。密結合ペアでは、ピン・レベルでスキューのマッチングを実行します。

       

      図 3. 密結合差動ペアのスキュー制御

      Figure 3. Skew Control Tightly-Coupled Differential Pairs

      隣接する信号層のトレースを設計する際は、ほぼ垂直になる場合を除いて、トレースが交差しないようにします。隣接する信号層でトレースを並行に配置すると、トレースが結合されます。

 

  • 終端方法

      インピーダンスのミスマッチは信号がラインにおいて前後への反射を発生させ、負荷レシーバでリンギングが生じます。リンギングはレシーバのダイナミック・レンジを縮小し、誤トリガの原因となる場合があります。反射を失くすため、ソースのインピーダンス (ZS) は、トレースのインピーダンス (Z0) および負荷のインピーダンス (ZL) と等しくする必要があります。Stratix デバイスは、終端抵抗器のオンチップ実装のサポートです。このセクションでは、次の信号終端方式について説明します。

    • 単純な並列終端
    • テブナン並列終端
    • アクティブ並列終端
    • 直列 RC 並列終端
    • 直列終端
    • 差動ペア終端
    • チップ内終端

 

  • 単純な並列終端

      単純な並列終端方式では、終端抵抗器 (RT) をラインのインピーダンスに等しくします。効果的にするため、終端抵抗器は可能な限り負荷の近くに配置します。図 1 を参照してください。

       

      図 1. 単純な並列終端

      Figure 1. Simple Parallel Termination

      RT からレシーバのピンとパッドへのスタブ長は、可能な限り短くします。スタブ長が長いと、レシーバのパッドから反射が発生し、信号が劣化します。ターミネータとレシーバの間に長い終端ラインが必要なデザインでは、抵抗器の配置が重要になります。終端ラインが長い場合は、フライバイ終端を使用してください (図 2 を参照)。

       

      図 2. 単純な並列フライバイ終端

      Figure 2. Simple Parallel Fly-By Termination

 

  • テブナン並列終端

      テブナン分圧器を使用する並列終端方式もあります (図 3 を参照)。終端抵抗は R1 と R2 に分割します。これらを合成するとライン・インピーダンスに等しくなります。この方式ではソース・デバイスからの電流は減りますが、VCC と GND の間が抵抗器で接続されるため、電源電流が増えます。

       

      図 3. テブナン終端

      Figure 3. Thevenin Termination

      スタブ長は信号の立ち上がりおよび立ち下がり時間によって左右され、最短に保つ必要があります。終端素子とレシーバとの間に長い終端ラインが必要なデザインでは、フライバイ終端またはテブナン・フライバイ終端を使用します。図 3 および 4 を参照してください。

       

      図 4. テブナン・フライバイ終端

      Figure 4. Thevenin Fly-By Termination

 

  • アクティブ並列終端

      図 5 は、終端抵抗器 (RT = Z0) がバイアス電圧 (VBIAS) に接続されているアクティブ並列終端方式です。この方法では、出力ドライバが High および Low レベル信号から電流を引き出せる電圧が選択されます。ただし、この方法では、出力遷移速度に合わせて電流をシンク/ソース可能な独立した電圧源が必要です。

       

      図 5. アクティブ並列終端

      Figure 5. Active Parallel Termination

      図 6 にアクティブ並列フライバイ終端方式を示します。

       

      図 6. アクティブ並列フライバイ終端

      Figure 6. Active Parallel Fly-By Termination

 

  • 直列 RC 並列終端

      直列 RC 並列終端方式では、抵抗器とコンデンサ (つまり、直列 RC) ネットワークを終端インピーダンスとして使用します。終端抵抗器 (RT) は Z0 と等しくなります。コンデンサは、一定の DC 電流をフィルタリングできるだけの容量がなければなりません。ただし、コンデンサの容量が大きすぎると、信号の遅延がデザインのしきい値を超える場合があります。

      容量が 100 pF 以下のコンデンサは終端の効果を弱めます。コンデンサは、低周波信号を阻止し、高周波信号を通過させます。したがって、グランドへの DC パスがないので、RT の DC 負荷効果によってドライバに影響を与えることはありません。直列 RC 終端方式では、バランスのとれた DC 信号 (すなわち、信号のオン時間とオフ時間が半分ずつ) を与えることが必要です。複数の負荷がある場合は、一般的にAC 終端を使用します。図 7 を参照してください。

       

      図 7. 直列 RC 並列終端

      Figure 7. Series-RC Parallel Termination

      図 8 に直列 RC 並列フライバイ終端を示します。

       

      図 8. 直列 RC 並列フライバイ終端

      Figure 8 Series-RC Parallel Fly-By Termination

 

  • 直列終端

      直列終端方式では、抵抗器は各負荷のインピーダンスとマッチングするのではなく、信号源のインピーダンスとマッチングさせます (図 9 を参照)。RT と出力ドライバのインピーダンスの合計は、Z0 と等しくなければなりません。アルテラのデバイスの出力インピーダンスは低いので、直列抵抗器を追加して、信号源をラインのインピーダンスにマッチングする必要があります。直列終端の利点は、わずかな電力しか消費しないことです。これに対し欠点は、RC 時定数が増大するため、立ち上がり時間が長くなることです。したがって、高速デザインでは、直列終端方式を使用する前に、アルテラの入出力バッファ情報仕様 (IBIS) モデルを使用してレイアウト前のシグナル・インテグリティのシミュレーションを実行する必要があります。

       

      図 9. 直列終端

      Figure 9. Series Termination

 

  • 差動ペア終端

      差動信号 I/O 規格では、受信デバイスの場所で信号間に終端抵抗器を配置することが必要です (図 10 を参照)。LVDS および LVPECL 規格では、終端抵抗器がバスの差動負荷インピーダンス (標準値 100 Ω) とマッチングする必要があります。アルテラの Stratix® デバイス・ファミリと Mercury™ デバイスには、チップ内終端オプションがあります。チップ内終端を使用すると、必要なボード・スペースが減少します。

       

      図 10. 差動ペア (LVDS および LVPECL) 終端

      Figure 10. Differential Pair (LVDS and LVPECL) Termination

      図 11 に、LVDS および LVPECL 規格の差動ペア・フライバイ終端方式を示します。

       

      図 11. 差動ペア (LVDS および LVPECL) フライバイ終端

      Figure 11. Differential Pair (LVDS and LVPECL) Fly-By Termination

      3.3 V PCML は、トランスミッタで 2 個の並列 100 Ω 終端抵抗器を、レシーバで 2 個の並列 50 Ω 終端抵抗器を使用します (図 12 を参照)。終端電圧 (VT) は、VCCIO 電圧 (3.3 V) と同じです。

       

      図 12. 差動ペア (3.3 V PCML) 終端

      Figure 12. Differential Pair (3.3 V PCML) Termination

      図 13 に、3.3 V PCML の差動ペア・フライバイ終端方式を示します。

       

      図 13. 差動ペア (3.3 V PCML) フライバイ終端

      Figure 13. Differential Pair (3.3 V PCML) Fly-By Termination

 

  • チップ内終端

      Stratix デバイス・ファミリは、いくつかの I/O 規格の終端をサポートするように設計したオンチップ抵抗器を備えています。オンチップ抵抗器は、ボード・スペースを解放し、信号配線の自由度を高め、ボード・デザイン作業を簡素化します。また、オンチップ抵抗器を使用すると、スタブの反射が減少します。この結果、Stratix 直列デバイスはより良い負荷終端やソース終端を実現するので、シグナル・インテグリティが向上します。

      Stratix シリーズのデバイスが持つすべてのトランシーバには、チャネルごとにプログラマブルな内部終端抵抗器があり、これらは、50、60、または 75 Ω のシングルエンド抵抗器にプログラムできます。差動モードでは、抵抗器が 100、120、または 150 Ω 終端を生成します。図 14 と 15 に、レシーバとトランスミッタのチップ内終端方式を示します。I/O 規格によって必要な終端抵抗器は異なるので、プログラマブル内部終端抵抗器が役立ちます。例えば、XAUI および Infiniband アプリケーションでは 100 Ω 差動終端が必要ですが、ギガビット・イーサネットとファイバ・チャネルでは 150 Ω 差動終端が必要です。

       

      図 14. レシーバのチップ内終端

      Figure 14. Receiver On-Chip Termination

      レシーバで使用されているオンチップ抵抗器をバイパスして、外部抵抗器を使用することができます。

       

      図 15. トランスミッタのチップ内終端

      Figure 15. Transmit On-Chip Termination

 

  • 終端デザイン例

      回路ボード設計時の課題の 1 つは、使用する終端のタイプとその設置場所の決定です。このセクションは、カスタム・ボード・デザインに必要な終端タイプと可能な限り最適な配置場所を決定するために役立ちます。

      データまたはクロック回路に関連する伝送線路が適切に終端されていない場合、信号の反射が発生します。この例のデザインには、次のような特徴があります。

      このデザイン例では、伝送線路を終端する必要があるかどうかを判断し、必要がある場合はその方法を決定します。

       

      遅延の算出

      誘電率が εr の誘電体に埋め込まれた伝送線路を伝送される立ち上がり時間が 300 ps の信号の遅延を求めるには、次の式を使用します。

      ストリップライン構成の場合

      マイクロストリップ構成の場合

      FR-4 では、ストリップライン構成の伝送線路において、1 インチあたり約 180 ps の信号遅延が生じます。したがって、この伝送線路の信号速度は遅延の逆数 (5.5*10-9 インチ / 秒) になります。

       

      帯域幅の算出

      図 16 は、任意の瞬間 t の電圧が次の式のとおりであることを示しています。

       

      図 16. AC 回路の充電における特性電圧図

      Figure 16. Characteristic Voltage Plot for Charging of an AC Circuit

      曲線の 10% では、次のようになります。

      曲線の 90% では、次のようになります。

      10% の式を 90% の式で割ると、次のようになります。

      ここで、

      時定数変数は、次の式によって -3dB 周波数に関係付けられます。

      前の式から、時定数 r の式を求めることができます。

      時定数を電圧式に当てはめると、次が得られます。

      正弦波信号の帯域幅は、次の式で求めます。

      立ち上がり時間が Tr の信号の最高周波数成分は、この式で求める周波数を持ちます。

      前述の信号の立ち上がり時間は 300 ps でした。これは、信号の最高周波数成分が次の値であることを意味します。

      次の式に

      帯域幅と速度の数値を当てはめると、次の値が求まります。

      伝送線路が波長を 10 で割った数値より長い場合は、終端が必要です。このデザイン例では、伝送線路の長さが 2 インチなので終端が必要です。

       

      並列終端の使用

      並列終端は、伝送線路の両端または遠端だけに配置できます。終端は可能な限りソースまたはディスティネーションに近くに配置します。終端と伝送線路の端の間の伝送線路は、信号に対する容量性負荷として作用します。集積回路 (IC) 近くに終端を配置できない場合は、ピンの後に配置します (つまり、フライバイ構成)。

    • A 300-ps rise-time signal
    • Two-inch long transmission path between the source and the destination
    • delay = 85√εr ps per inch
    • delay = 85√(0.457εr+0.67) ps per inch
    • V = VFINAL(1–e–t/RC)
    • 0.1 VFINAL = VFINAL (1–e–t1/RC)
    • 0.9 = e–t1/RC
    • 0.9 VFINAL = VFINAL (1–e–t2/RC)
    • 0.1 = e–t2/RC
    • 9 = e(t2–t1)/RC
    • ln 9 = (t2–t1)/RC
    • 2.197 = (t2–t1)/RC
    • t2–t1 = Rise time of the signal (Tr) and RC = time constant = r
    • Frequency = 1/2 πr
    • r = RC = 1/2 πf
    • 2.197 = 2 πf Tr
    • f = 0.35/Tr
    • Bandwidth = 0.35/Tr
    • Bandwidth = 0.35/300 ps = 1.16 GHz
    • Speed = Frequency x Wavelength
    • 5.5 giga inches per second = 1.16 GHz x wavelength
    • wavelength = 4.74 in.
    • wavelength/10 = 0.474 in.
    • Reflection coefficient = (ZLOAD – Z0)/(ZLOAD + Z0)

 

  • TDR(Time Domain Reflectometry) と不連続性
    • TDR

        TDR (time domain reflectometry) は、伝送経路における不連続性を観察する手段です。TDR が伝送媒体を介してパルスを送信します。エネルギーのパルスが伝送経路の終端または伝送経路内の不連続性のある個所に到達すると、反射が発生します。これらの反射により、不連続性の大きさと場所を特定することができます。このセクションでは、TDR について解説します。

        図 1 は、PCB に接続されていないケーブルの TDR 電圧図です。中央の線は、長さ 1 m の 50 Ω ケーブルです。パルスは A 地点で始まって (Z0 = 50 Ω) ケーブルを伝送され、伝送線路の終点 (B 地点) で止まります。伝送線路の終点は開いているので、無限大のインピーダンス、ZLOAD = α が存在します。したがって、この負荷の反射係数は次の式で求められます。

        信号全体が反射します。B 地点では、信号の振幅が 2 倍になります。図 1 を参照してください。

         

        図 1. PCB にケーブルを接続していない状態の TDR 電圧図

        Figure 1. TDR Voltage Plot with Cable Not Connected to PCB

        同じ長さのケーブルを SMA コネクタを介して PCB に接続すると、図が変化します。図 2 を参照してください。SMA コネクタの性質は誘導性よりも容量性が優勢なので容量性負荷として作用し、TDR 図ではディップが現れます。

         

        図 2. PCB にケーブルを接続した状態の TDR 電圧図

        Figure 2. TDR Voltage Plot with Cable Connected to PCB

        図 3 は、SMA コネクタの曲線の拡大図です。TDR 解析のために送信されるパルスの立ち上がり時間は非常に短い (約 20 ps) ので、TDR 電圧図には伝送経路上のすべての不連続性が示されます。

        SMA は伝送経路上の容量性の不連続性なので、電圧図の信号はディップを作ります。理想的な伝送線路のインピーダンスは、次の式で定義されます。

        したがって、キャパシタンスが増加すると、インピーダンスは減少します。不連続性が誘導性である場合は、インピーダンスが増加し、TDR 図では隆起として表れます。キャパシタンスとインダクタンスは、TDR 図の曲線から計算できます。図 3 のようにディップがある場合は、キャパシタンスを計算できます。

         

        図 3. PCB の SMA コネクタ周辺部分の TDR 電圧図

        Figure 3. TDR Voltage Plot for the Section Around the SMA Connector on PCB

        TDR 図のディップを近似する等価回路は、図 4 に示すようなグランドへのコンデンサです。

         

        図 4. 容量性の不連続性のある伝送線路の等価回路

        Figure 4. Equivalent Circuit for a Transmission Line with Capacitive Discontinuity

        この種の回路の RC 式は次のとおりです。

        2 本の伝送線路は、互いに並列であるかのように動作します。

        電圧の変化 (ΔV) と立ち上がり時間 (Tr) は、曲線から求めることができます。これらの値は式に代入できます (つまり、Z0 = 50 Ω)。

        この式から RC 時定数を求めます。また、曲線を使用して RC 時定数の近似値を求めることもできます。立ち上がりの 0% ~ 63% が RC です。RC を求めた後は、それを使用してキャパシタンス (信号が示した不連続性) を求めることができます。

        不連続性の性質がより誘導性に見える (つまり、曲線が上昇する) 場合、信号は図 5 のような回路を通過したことになります。伝送線路が分割され、その間に誘導性の不連続性が生じます。

         

        図 5. 誘導性の不連続性のある伝送線路の等価回路

        Figure 5. Equivalent Circuit for a Transmission Line with Inductive Discontinuity

        次の2 つの式から誘導性の不連続性 (L) を求めます。

        インダクタンス値を求めるには、次の式で Z0 = 50 Ω を使用します。

        図 6 は、PCB 伝送経路の断面を示したもので、多くの不連続性が見られます。

         

        図 6. PCB の断面における TDR 電圧図の例

        TDR 図が図 7 に近い場合は、電圧のディップを計算に入れることにより、SMA コネクタによって生じる容量性の不連続性を計算します。

         

        図 7. PCB の一部分の TDR 図

         

        次の式の Tr と V は、

        図 8 の曲線から求めることができます。

         

        図 8. SMA の TDR 図

        この例では、次の式が成立します。

        この式から次の式が得られます。

        このセクションの例は、シミュレータで不連続性をモデル化するときに使用できます。ただし、TDR を使用して不連続性の寄生容量を抽出するのではなく、2D および 3D フィールド・ソルバで不連続性をモデル化できます。

      • 反射係数 = (ZLOAD – Z0)/(ZLOAD + Z0)
      • この場合の反射係数は、(α– 50)/(α + 50) = 1 です。
      • Z0 = √(L/C)
      • R = Z0/2
      • RC = Z0C/2
      • (ΔV/250 mV) = 1 - (Tr /2RC)
      • R = 2Z0
      • L/R = L/2Z0
      • (ΔV/250 mV) = 1 - (Tr x Z0 /L)
      • (ΔV/250 mV) = 1 - (Tr /2RC)
      • RC = (Tr x 250 mV)/2 (250 mV - ΔV) = 29.9 ps
      • RC = Z0C/2
      • If Z0 = 50 Ω, then C = 1.196 pF

     

    • 伝送経路に関係する不連続性

        伝送経路での不連続性は、信号を劣化させます。立ち上がりが高速の信号のほうが、立ち上がりが低速の信号よりも多く劣化します。よって、高速ボード・デザインでは、慎重なプランニングにより不連続性に関連する問題を回避する必要があります。このセクションでは、伝送経路に関係する誘導性と容量性の不連続性について説明します。

       

      • 誘導性の不連続性

          図 9 は、2 つの異なる SMA コネクタの TDR 電圧図です。SMA コネクタの片側は 50 Ω、反対側は 58 Ω です。領域内ではインダクタンスが増加するため、曲線は上向きです。

          図 9 の 2 つの曲線は、SMA コネクタによる 2 つの異なる不連続性を表しています。ピークの高い方の曲線は、約 3.8 nH の誘導性を伴う、大きい不連続性を持つコネクタを表しています。ピークの低いほうの曲線は、約 2.6 nH の誘導性を伴う、小さい不連続性を持つコネクタを表しています。このグラフから、両曲線の不連続性のインダクタンスを計算できます。

           

          図 9. SMA コネクタのインピーダンス曲線

          Figure 9. Impedance Curves for SMA Connectors

          図 9 は、2 つのSMA コネクタを介して伝送される 3.125 Gbps 信号を示しています。この信号の立ち上がり時間は、約 70 ps です。

          図 10 は、信号が低インダクタンス (2.6 nH の不連続性) SMA コネクタを通過するときのアイ開口図です。アイ開口は 336 mV、ジッタは 20 ps です。

           

          図 10. 低インダクタンス SMA コネクタのアイ開口とアイ開口の拡大図

          Figure 10. Lower-Inductance SMA Connector Eye Opening and Expanded View of the Eye Opening

          アイの拡大図 (図 10) を見ると、ジッタをより細かく確認できます。ピーク・トゥ・ピーク・ジッタの値は約 20 ps です。

          図 11 は同じ信号のアイ開口図ですが、ここでは、高インダクタンス SMA コネクタにより信号が 3.8 nH の誘導性の不連続性を通過しています。アイ開口は、約 332 mV です。図を比較すると、図 11 のほうが図 10 よりジッタが多いことがわかります。

          アイの拡大図 (図 11) を見ると、ジッタをより細かく確認できます。ピーク・トゥ・ピーク・ジッタの値は約 24 ps です。

           

          図 11. 高インダクタンス SMA コネクタのアイ開口とアイ開口の拡大図

          Figure 11. Higher-Inductance SMA Connector Eye Opening and Expanded View of the Eye Opening

          誤ったタイプのコネクタを使用した場合や、他の形の誘導性の不連続性が伝送経路に加わった場合は、ジッタが増加し、アイ開口が縮小します。立ち上がり時間の短い信号では、ジッタ現象の増加は深刻な問題となります。また、信号に対してより多くのストレスがかかると (つまり、ランダムなストレス)、ジッタがより顕著になります。

       

      • 容量性の不連続性

          このセクションでは、伝送経路に部品が存在するときに通常発生する、容量性の不連続性の影響を説明します。

          図 12 の 2 つのコネクタ図は容量性負荷を示しています。1 つは容量性の低い不連続で、もう 1 つは容量性の高い不連続です。負荷のキャパシタンス (C) は、次の式で計算できます。

          3.125 Gbps 信号 (擬似ランダム・バイナリ・シーケンス (PRBS) パターン) は、容量性の低いコネクタ (1.2 pF) として見なせる 1 つ目のコネクタを通って送信されます。アイ開口とジッタは他方のコネクタで観察します。

           

          図 12. 容量性の不連続性の影響を示す低容量性の負荷コネクタと高容量性の負荷コネクタ

          Figure 12. Lower- and Higher-Capacitive Load Connectors Illustrating the Effects of Capacitive Discontinuity

          図 13 は、1.2 pF の不連続性を発生させるコネクタによるアイ開口を示しています。アイ開口は、330 mV の差動電圧です。アイの拡大図では、ピーク・トゥ・ピーク・ジッタが約 27 ps になっています。

           

          図 13. 低キャパシタンス・コネクタのアイ開口とアイ開口の拡大図

          Figure 13. Lower-Capacitance Connector Eye Opening and Expanded View of the Eye Opening

          図 13 は、容量性の高いコネクタと見なされる 2 つ目のコネクタを通して送信される 3.125 Gbps PRBS パターンを示しています。アイ開口とジッタは他端で観察します。

          図 14 は、キャパシタンスが 2.9 pF の SMA コネクタを通過する同じ信号のアイ開口を示しています。アイ開口は、約 280 mV の差動電圧です。アイ開口の拡大図では、ピーク・トゥ・ピーク・ジッタが 43 ps になっています。

           

          図 14. 高キャパシタンス・コネクタのアイ開口とアイ開口の拡大図

          Figure 14. Higher-Capacitance Connector Eye Opening and Expanded View of the Eye Opening

          伝送経路上にコネクタとコンポーネントを追加することはできるだけ避ける必要があります。コネクタが必要な場合は、伝送経路上で誘導性や容量性の不連続性の発生が最小であるものを選択します。2.9 および 1.2 pF コンデンサを通過する 3.125 Gbps 信号へのジッタと振幅の影響は、非常に重要です。アイ開口は振幅差 50 mV を示し、拡大図はピーク・トゥ・ピーク・ジッタ差 16 ps を示しています。

        • ρ = RC = (Z0C/2)

       

      • ビアの不連続性

          ビアはエッジの速度を低下させ、反射の原因となるので、トレース配線時にはできるだけビアと層の変更を避けてください。ビアには誘導性と容量性の両方の性質がありますが、容量性が優勢です。差動信号を使用するデザインでは、ビアが必要です。ただし、非反転信号と反転信号が同じ不連続性を通過するように、差動ペアの各信号についてビアを同じ構成にする必要があります。これにより、ビアで生じる不連続性による信号のばらつきはコモン・モードとなります。差動モードの不連続性は、ダイナミック・レンジ縮小の原因となります。

          ブラインド・ビアは、フルサイズ・ビアと比較すると、より高価ながら小型であり、不連続性としての作用が少なくなります。ブラインド・ビアは PCB を貫通せず、ビアによる不連続性を抑制するように設計されています。フルサイズ・ビアの使用時に性能を向上させるには、ビアを伝送線路と直列で使用します。ビアがハンギングした状態で残された部分は、容量性スタブとして作用します。

          図 15 は 18 層のボードを示しています。層 1、3、および 16 は信号層です。トレースを、層 3 を通って配線するのではなく、層 1 から層 16 に配線します。層 3 で止まるトレースを配線すると、ハンギング状態のまま残されたビアの部分は、容量性スタブとして作用します。

          図 15. トレース・スタブを含む 18 層のボード

          Figure 15. Eighteen-Layer Board with Trace Stub

          ビアに対する容量性スタブの影響は、ボード・デザインに次のものが含まれる場合に、より顕著になります。

          容量性スタブを含む厚さ 93 mil のボードによる 3.125 Gbps 信号に対する影響は、同じ周波数で動作する厚さ 200 mil のボードより少なくなります。よって、ボードが厚すぎる場合、ビアは (3.125 Gbps において) シグナル・インテグリティに影響を与えると言えます。

          パッドは互いの間で並行プレートによるキャパシタンスを発生させるので、可能であれば、ビアおよびビア・スタブを避け、ビア上の不要なパッドは取り除きます。厚さ 100 mil のボードを設計する場合は、3.125 Gbps 信号用のビアをバックドリルする必要はありません。ただし、100 mil よりある程度厚みのあるボードでは、バックドリルが推奨される場合もあります。

          伝送線路上の電流は、磁界を生じます。リファレンス構造では、磁力線がリターン電流を誘導します。リファレンス・プレーンに面した幅の広い面が伝送線路にある場合、リターン電流のほとんどは、伝送線路の下の、リファレンス・プレーンの表皮厚部分を流れます。表皮厚の値は、次の式で計算できます。

          ここで、

          リファレンス・プレーンの任意の地点 x の電流密度は、次の式で計算できます。

          ここで、

          リターン電流に対しては適切な経路を設ける必要があります。図 16 は、差動信号ペア (赤と緑で示す構造) のために層を (層 1 から層 13 へ) 変更した様子を示しています。信号は A 地点 (図 16) で始まり、B 地点 (図 18) に伝送されます。

          図 16 ~ 18 は、信号ラインに対してソリッド・リファレンス・プレーン (水色で示す構造) が設けられていることを示しています。

          必要な場合は、GND アイランドを作成します。GND アイランドを作成するときには、プレーンを基準とする他の信号がスプリットを通過しないようにします。信号がスプリットを通過すると、ループが増加し、その領域のインダクタンスも増加します。

           

          図 16. 層の変更

          Figure 16. Layer Changes

          層が変わる位置では、リターン電流経路に GND ビアを設ける必要があります。リターン経路に GND ビアがない場合、リターン電流は最も近い経路を探しますが、経路が十分近くない場合もあります。このシナリオでは、電流がより長い経路を通り、ループが大きくなります。ループを通過する磁束線数により、ループが大きくなるとインダクタンスも増加します。図 16 に示すビアは 2 つだけですが、信号ビアを囲むビアを増やすことを推奨します。

          図 17 は、図 16 の層変更を側面から見た図です。信号は層 1 から層 13 に伝送されます。各層にはビア・パッドがあります。パッド間には並行プレートによるキャパシタンスがあるので、不要なパッドにより容量性負荷が増大します。このため、伝送線路にビアを直接接続するパッド以外のすべてのパッドは取り除いてください。

           

          図 17. 層の変更の側面図

          Figure 17. Side View of Layer Changesard with Trace Stub

          図 18 では、GND アイランドによって、信号に適したリファレンス経路を提供しています。過度の不連続性を避けるために、GND ビア (水色で示す構造) が使用されています。

          図 18 の PCB には十分な GND ビアがないので、信号ビアの周囲に GND ビアを追加して、2 つの信号ラインに均等に分散させる必要があります。図 18 では、差動ペアの片側にのみ、近い GND ビアがあります

           

          図 18. B 地点への伝送経路

          Figure 18. Transmission Path to Point B

          図 19 は、厚さ 93 mil の Stratix® GX 開発ボードのサンプル・ビアを含む TDR 図です。このビアは、0.7 pF の容量性の不連続性を持つと見なすことができます。このビアは、18 層ボードの層 1 と層 13 にある 2 つの伝送線路を接続します。

           

          図 19. 厚さ 93 mil のボードのビアに起因する容量性の不連続性

          Figure 19. Capacitive Discontinuity Due to a Via on a 93-mil Thick Board

        • 信号速度がより高速
        • より厚いボード
        • 必須ではない余分なビア・パッド
        • 表皮厚さ = 1/√(πƒµoµrσ)
        • ƒ = 周波数
        • µo = 真空の透磁率
        • µr = 比透磁率
        • σ = 材料の伝導性
        • Ix = Ioe -x/do
        • Ix = x における電流密度
        • Io = 表皮厚における電流密度
        • x = 表面からの距離
        • do = 表皮厚

       

      • 伝送経路に関係する直角ベンド

          伝送線路でのインピーダンスの不連続性を最小にするには、直角ベンドの使用を避けます。ベンド部では、有効伝送線路幅が増加し、その結果インピーダンスの不連続性が生じてキャパシタンスが増加します。

          90° ベンドではなく、45° マイター・ベンドを使用します。45° マイター・ベンドは、インピーダンスの不連続性を最小に抑えることによって、信号の反射を低減します。また、直角ベンドはアンテナと見なすこともできます。図 20 は、FR-4 誘電体 (εr = 4.1、損失正接 = 0.022) に埋め込まれている、50 Ω インピーダンス用の寸法を持つ、 60 mil の伝送線路を示しています。90° と 45° ベンド (図 21 を参照) のトレースを SPICE モデルを使用してシミュレートしています。寄生要素は、3D フィールド・ソルバで抽出します。

           

          図 20. 伝送線路の 90° ベンド

           

          図 21. 伝送線路の 45° ベンド

          図 22 はボードの断面図です。

           

          図 22. ボードの断面図

          1 ns (立ち上がり時間) 信号をトレースの一端に供給し、他端で出力を観察します。余分な容量性負荷が原因で、90° ベンドの出力は若干遅延し、リンギングが増加しています。長いトレースその他のストレスの多い条件でドライブすると、わずかなリンギングでも致命的です。例えば、ほぼ閉じたアイにさらにクロージャが加わると、レシーバがデータ・ビットを認識できない場合が生じます。90° ベンドは、3.125 Gbps で動作する信号には、より深刻な影響与えます。図 23 は、ベンドが信号に与える影響を示しています。

           

          図 23. ベンドが信号に与える影響

          Figure 23. Effects of Bends on Signals

  • グランド・バウンス

      デジタル・デバイスの高速化に伴い、出力スイッチング時間が短縮されます。スイッチング時間が短いと、デバイスが負荷キャパシタンスを放電する際に出力内で過渡電流が増加します。デバイスの複数の出力がロジック・ハイからロジック・ローに同時にスイッチングするときに発生するこれらの大電流により、グランド・バウンスと呼ばれるボード・レベルの現象が発生する場合があります。

      グランド・バウンスの原因には多くの要素があります。このため、考えられるすべての PCB 環境に対するグランド・バウンスの大きさを予測できる標準的なテスト方法はありません。各条件と各デバイスのグランド・バウンスへの相対的な寄与率は、プログラマブル・ロジック・デバイス (PLD) でのグランド・バウンスの大きさに影響を与える一般的な条件である負荷キャパシタンス、ソケットのインダクタンス、およびスイッチング出力数などの条件を使用してデバイスをテストすることで決定します。

       

      デザイン・ガイドライン

      グランド・バウンスを抑制するには、アルテラは次のデザイン手法を推奨します。

       

      図 1. コンデンサ・パッドに接続するビアの推奨位置

      Figure 1. Suggested Via Location that Connects to Capacitor Pad

      これらのデザイン・ガイドラインは情報を提供し、さまざまな PCB 条件で動作する高速ロジック・デザインに役立ちます。

    • できるだけ多くの VCC/GND ペアにデカップリング・コンデンサを追加します。
    • デカップリング・コンデンサは、デバイスのパワー・ピンとグランド・ピンのできるだけ近くに配置します。
    • アルテラ®のデバイス・ピンの負荷を最小にするために、カウンタの出力に外部バッファを追加します。
    • 使用していない I/O ピンを出力ピンとして設定し、出力を Low に駆動します。この構成は仮想グランドとして機能します。この Low 駆動出力ピンを GNDINT やボードのグランド・プレーンに接続します。
    • 使用していない I/O ピンは、「プログラマブル・グランド」ビット (I/O セルあたり 1 ビット) をプログラミングすることにより、グランドに駆動できます。こうすることで、マクロセルを犠牲にせず、埋め込みマクロセルとして使用できます。
    • 速度が重要でない場合は、低スルー・レート・ロジック・オプションをオンにします。
    • 外部デバイスで負荷をバッファリングするか、バスを駆動するデバイスの数を減らし、負荷キャパシタンスを制限します。
    • できるだけソケットをなくします。
    • 同時にスイッチングする可能性のある出力の数を減らすか、デバイス全体に均等に分散します (または、この両方を行います)。
    • スイッチング出力をパッケージのグランド・ピンに近付けます。
    • スイッチング・ピンの横にプログラマブル・グランドを作成します。
    • プルアップ抵抗器をなくすか、プルダウン抵抗器を使用します。
    • 別々の VCC とグランド・プレーンを提供するマルチレイヤ PCB を使用します。
    • 各スイッチング出力に適切な直列抵抗器を追加し、各出力への電流を制限します。
    • 短時間だけ変化するピンからの影響を受けない、同期デザインを作成します。
    • 出力ピンのローカル・バウンスを最小限に抑えるように I/O ピンを割り当てます。
    • パワー・ピンとグランド・ピンを隣同士に配置します。電流はパワー・ピンとグランド・ピンで逆方向に流れるため、相互インダクタンスによって総インダクタンスが減少します。
    • より大きいビアでコンデンサ・パッドをパワー・プレーンとグランド・プレーンに接続し、デカップリング・コンデンサのインダクタンスを最小化します。
    • ビアとコンデンサ・パッド間で幅広く短いトレースを使用するか、コンデンサ・パッドの隣にビアを配置します。図 1 を参照してください。
    • 表面実装コンデンサを使用し、リード・インダクタンスを最小にします。
    • 実効直列抵抗 (ESR) が小さいコンデンサを使用します。ESR は 400 Ω未満にします。
    • 各 GND ピンおよびビアは、グランド・プレーンに個々に接続します。
    • アルテラは、ボード上に特別なキャパシタンスを追加するために、各パワー (VCC) プレーンに隣接してグランド・プレーンを配置することを推奨します。この配置によりリード・インダクタンスがゼロになり、ESR は生じません。 2 つのプレーン間の誘電体の最大厚は 5 mil です。

 

  • グランド・バウンスの解析

      図 2 は、グランド・バウンスを解析するための単純なモデルです。デバイスから駆動される外部コンポーネントは、そのデバイスへのキャパシタンス負荷 (C1 ~ Cn) として作用します。これらの容量性負荷は、次の式で求められる電荷を蓄えます。

       

      図 2. グランド・バウンスのモデル

      Figure 2. Ground Bounce Model

      デバイスの環境とグランド・パスには、(図 2 に L1、L2、および L3 として示されている) 固有のインダクタンスがあります。L1 は、デバイスのダイからパッケージ・ピンへのボンド・ワイヤのインダクタンスとピン自体のインダクタンスです。L2 は、デバイスのグランド・ピンと PCB 間の接続メカニズムのインダクタンスです。このインダクタンスは、ソケットを介してデバイスを PCB に接続するときに最大になります。L3 は、デバイスと、電源のリファレンス・グランドが接続される PCB の場所との間の PCB トレースのインダクタンスです。

      グランド・バウンスは、複数の出力が High から Low にスイッチングされるときに発生します。この遷移により負荷キャパシタンスに蓄えられていた電荷が、デバイスに流れ込みます。電流の突入 (di/dt) がデバイスを出てインダクタンス (L) を通りボードのグランドに到達し、式 V = L × (di/dt) で決定される電圧 (V) を発生させます。ボードのグランドとデバイスのグランド間のこの電圧差により、Low 出力またはクワイエット出力に対する相対グランド・レベルが一時的に上昇、つまりバウンスします。電流の突入は短いものの、バウンスは PCB の他のデバイスをトリガするほど大きくなる場合もあります。

      同期デザインでは、次のクロック・エッジの前に同期出力が安定するために十分な時間があるので、グランド・バウンスが問題になることはあまりありません。また、シンクロナス回路がクワイエット出力の電圧スパイクによって誤トリガされる可能性は低くなります。

      スイッチング出力とクワイエット出力の容量性負荷は、グランド・バウンスに異なる影響を与えます。

    • Charge (Q) = [voltage (V) × capacitance (C)]

 

  • スイッチング出力

      スイッチング出力の容量性負荷が増加すると、瞬時スイッチングに使用できる電荷の量が増加し、ひいてはグランド・バウンスが大きくなります。デバイスによっては、負荷がデバイス出力あたり約 100 pF に達するまで、容量性負荷によりグランド・バウンスが増加します。この時点で、デバイス出力バッファが最大通電容量に到達し、誘導性の要素が優勢になります。

      容量性負荷を低減させ、結果的にグランド・バウンスを抑える方法の 1 つは、デバイスのスイッチング出力をバス・ドライバの集積回路 (IC) に接続することです。この IC の出力は大きな容量性負荷を駆動し、デバイスの負担を軽減して、デバイスのクワイエット出力のグランド・バウンスを最小化します。

      一部のバス・アプリケーションは、プルアップ抵抗器を使用して、バスのデフォルトの High 値を発生させます。これらの抵抗器は、最大電圧まで負荷キャパシタンスを充電します。結果として、駆動デバイスは、より高いレベルのグランド・バウンスを発生させます。グランド・バウンスが懸念事項となるアプリケーションのプルアップ抵抗器をなくすか、またはプルダウン抵抗器を代わりに使用するバス・ロジックを設計してください。

      グランド・バウンスにはスイッチング出力数も影響します。スイッチング出力数が増加すると、蓄えられている全電荷も増加します。全電荷は、各スイッチング出力で蓄えられる電荷の合計です。したがって、スイッチング出力数が増加すると、グランドにシンクする必要がある電流の量が増加します。グランド・バウンスは、スイッチングしている出力が増加するごとに、40 ~ 50 mV も増加する場合があります。

      アルテラのデバイスでは、これらの影響を弱めるために、VCC とGND ピンの複数のペアを設けています。スイッチング出力をグランド・ピンに近付け、同時スイッチング出力をデバイス全体に分散させることにより、グランド・バウンスを低減させます。

      スイッチング・ピンをグランド・ピンの横に配置するだけではなく、グランドのみを駆動する出力ピンをデザインで作成することにより、プログラマブル・グランド・ピンを作成します。ボードのグランドにこの出力ピンを接続することにより、デバイスのグランドは、グランド・バウンスの低減に役立つボードのグランドへの別の接続を持ちます。

      アルテラの多くのデバイスでは、出力ドライバのスルー・レートを選択できます。すべてまたはほとんどのドライバで低スルー・レート・オプションをオンにすると、ドライバの速度が低下し、di/dt が減少して、グランド・バウンスが低減されます。

      グランド・バウンスをさらに低減するには、デザインにおいて同時にスイッチングできる出力数を制限します。カウンタなどの機能では、標準的なシーケンシャル・バイナリ・コードではなく、一度に 1 ビットだけがスイッチングされるグレー・コードを使用します。

      極端な場合は、高速ロジック・デバイスの各スイッチング出力に直列に抵抗器を追加することで、各出力への電流を制限し、許容範囲のレベルにグランド・バウンスを低減できます。

 

  • クワイエット出力

      クワイエット出力の容量性負荷の増加はローパス・フィルタリングとして機能し、グランド・バウンスを弱める効果があります。クワイエット出力の容量性負荷は、200 ~ 300 mV もグランド・バウンスを低減させることができます。ただし、クワイエット出力での容量性負荷の増加により、容量性負荷を持つピンがスイッチングする際に他のクワイエット出力で発生するノイズが増える場合があります。

 

  • リード・インダクタンスの最小化

      VCC とグランド・プレーンが別々にある多層 PCB を使用すると、PCB トレースのインダクタンスにより発生するグランド・バウンスも低減できます。VCC とグランド電源をワイヤラッピングすると、通常、グランド・バウンスの量が増加します。望ましくないインダクタンスを抑制するため、インダクタンスの低いバイパス・コンデンサを、VCC 電源ピンとボードのグランド・プレーン間に、パッケージの電源ピンのできるだけ近くに配置します。アルテラは、グランド・バウンスを低減するため、0.01 μF ~ 0.1 μF の ESR が小さいデカップリング表面実装コンデンサを並列で使用することを要求しています。これらのコンデンサに並列に 0.001 μF コンデンサを追加すると、高周波数ノイズ (>100 MHz) がフィルタリングされます。

      詳細については、Minimizing Ground Bounce & VCC Sag white paper (英語版 ・ PDF) を参照してください。

 

  • 伝送線路を理解する

      伝送線路は、抵抗 (R)、インダクタンス (L)、およびキャパシタンス (C) が混在して分布するトレースです。伝送線路レイアウトには以下の 2 種類があります。

      図 1 はマイクロストリップ・レイアウトを示しています。これは、PCB の最上層または最下層で配線されるトレースであり、電圧リファレンス・プレーン (パワーまたは GND) が 1 つだけあります。図 2 は、PCB の内層で配線されているトレースを使用し、2 つの電圧リファレンス・プレーン (パワーや GND) を持つストリップライン・レイアウトを示しています。

       

      図 1. マイクロストリップ伝送線路レイアウト

      Figure 1. Microstrip Transmission Line Layout

       

      図 2. ストリップライン伝送線路レイアウト

      Figure 2. Stripline Transmission Line Layout

      図 1 と 図2 の注:

    • マイクロストリップ
    • ストリップライン
    • W = トレースの幅、T = トレースの厚さ、H = トレースとリファレンス・プレーンの間の高さ
    • W = トレースの幅、T = トレースの厚さ、H = トレースと 2 つのリファレンス・プレーンの間の高さ

 

  • インピーダンスの計算

      PCB の回路トレースはすべて特性インピーダンスを持ちます。このインピーダンスは、トレースの幅 (W)、トレースの厚さ (T)、使用材料の誘電率 (εr)、およびトレースとリファレンス・プレーン間の高さ (H) によって決まります。

    • イクロストリップのインピーダンス

        PCB の外層に配線され、その下にリファレンス・プレーン (GND または VCC) が配置された回路トレースにより、マイクロストリップのレイアウトが構成されます。マイクロストリップ・トレース・レイアウトのインピーダンスは、次の式で計算します。

        一般的な値として W = 8 mil、H = 5 mil、T = 1.4 mil、εr、および (FR-4) = 4.1 を使用して、マイクロストリップのインピーダンス (Z0) を求めると、次のようになります。

        式の測定単位は mil です (1 mil = .001 インチ)。また、銅 (Cu) トレースの厚さ (T) は通常オンスで測定します (1 oz = 1.4 mil)。

        図 3 は、式の値を使用し、誘電体の高さとトレースの厚さを一定にした場合の、マイクロストリップ・トレースのインピーダンスとトレース幅 (W) の関係を示しています。

         

        図 3. トレース幅を変化させた場合のマイクロストリップ・トレースのインピーダンス

        Figure 3. Microstrip Trace Impedance with Changing Trace Width

        図 4 は、マイクロストリップ・トレースのインピーダンス計算式の値を使用し、トレースの幅とトレースの厚さを一定にした場合の、マイクロストリップ・トレースのインピーダンスと高さ (H) の関係を示しています。

         

        図 4. 高さを変化させた場合のマイクロストリップ・トレースのインピーダンス

        Figure 4. Microstrip Trace Impedance with Changing Height

        インピーダンスのグラフは、インピーダンスの変化がトレース幅に反比例し、グランド・プレーンからのトレースの高さと正比例することを示しています。/p>

        図 5 では、マイクロストリップ・トレースのインピーダンス計算式の値を使用し、トレースの幅と誘電体の高さを一定にした場合の、マイクロストリップ・トレースのインピーダンスとトレースの厚さ (T) の関係を示しています。図 5 は、トレースが厚くなると、トレースのインピーダンスが減少することを示しています。/p>

         

        図 5. トレースの厚さを変化させた場合のマイクロストリップ・トレースのインピーダンス

        Figure 5. Microstrip Trace Impedance with Changing Trace Thickness

      • Z0 = [(87/√(εr + 1.41)) ln [(5.98 ×H)/(0.8W + T)] Ω
      • Z0 = [(87/√(4.1+1.41)) ln (5.98×(5)/0.8(.8)=1.4)] Ω
      • Z0 ~ 50 Ω

     

    • ストリップラインのインピーダンス

        2 つの低電圧リファレンス・プレーン (パワーや GND) を持つ PCB の内層に配線されている回路トレースにより、ストリップライン・レイアウトが構成されます。ストリップライン・トレース・レイアウトのインピーダンスは、次の式で計算します。

        式 2:

        一般的な値として W = 9 mil、H = 24 mil、T = 1.4 mil、εr、および (FR-4) = 4.1 を使用してストリップラインのインピーダンス (Z0) を求めると、次のようになります。

        図 6 は、ストリップライン・トレースのインピーダンス計算式を使用し、ストリップライン・トレースの高さと厚さを一定した場合の、インピーダンスとトレース幅の関係を示しています。

         

        図 6. トレース幅を変化させた場合のストリップライン・トレースのインピーダンス

        図 7 は、ストリップライン・トレースのインピーダンス計算式を使用し、トレースの幅とトレースの厚さを一定にした場合の、ストリップライン・トレースのインピーダンスと誘電体の高さ (H) の関係を示しています。

         

        図 7. 誘電体の高さを変化させた場合のストリップライン・トレースのインピーダンス

        Figure 7. Stripline Trace Impedance with Changing Dielectric Height

         

        マイクロストリップのレイアウトと同様に、ストリップライン・レイアウトのインピーダンスもライン幅に反比例し、高さに正比例します。ただし、GND からのトレースの高さの変化による影響は、マイクロストリップのレイアウトよりもストリップライン・レイアウトのほうがかなり緩やかです。ストリップライン・レイアウトでは信号が FR-4 材料で挟まれるのに対し、マイクロストリップのレイアウトでは一方が開放されています。この露出のために、マイクロストリップのレイアウトに比べてストリップライン・レイアウトの実行誘電率が大きくなります。よって、同じインピーダンスを達成するには、ストリップライン・レイアウトではマイクロストリップのレイアウトよりも誘電体のスパンを大きくする必要があります。このため、インピーダンス・ラインを制御したストリップライン・レイアウトの PCB は、マイクロストリップのレイアウトの PCB より厚くなります。

        図 8 は、式 2 を使用し、トレース幅と誘電体の高さを一定にした場合の、ストリップライン・トレースのインピーダンスとトレース厚さの関係を示しています。図 8 は、トレースが厚くなると、特性インピーダンスが減少することを示しています。

         

        図 8. トレースの厚さを変化させた場合のストリップライン・トレースのインピーダンス

        Figure 8. Stripline Trace Impedance with Changing Trace Thickness

      • Z0 = [(60/√εr) ln (4H/0.67π(T+0.8w))] Ω
      • Z0 = [(60/√(4.1)) ln (4(24)/0.67π(1.4)=0.8(9))] Ω
      • Z0 ~50 Ω
  • 伝播遅延

      伝播遅延 (tPD) とは、信号がある地点から別の地点に到達するために必要な時間です。伝送線路の伝播遅延は、材料の誘電率の関数になります。

    • マイクロストリップのレイアウトの伝播遅延

        マイクロストリップ・トレース・レイアウトの伝播遅延は、次の式で計算します。

      • tPD(マイクロストリップ) = 1 インチあたり 85 √(0.475εr +0.67) ps
    •  

    • ストリップライン・レイアウトの伝播遅延

        ストリップライン・トレース・レイアウトの伝播遅延は、次の式で計算します。

        図 9 は、マイクロストリップおよびストリップライン・トレースの、伝播遅延と誘電率の関係を示しています。
        εr が増加すると、伝播遅延 (tPD) も増加します。

         

        図 9. マイクロストリップおよびストリップライン・トレースの伝播遅延と誘電率の関係

        Figure 9. Propagation Delay vs. Dielectric Constant for Microstrip and Stripline Traces

      • tPD(ストリップライン) = 1 インチあたり 85 √εr ps

 

  • 平面内導波路

      平面内導波路には、単純平面内導波路、接地平面内導波路、および接地差動平面内導波路の 3 種類があります。

    • 単純平面内導波路

        図 1 の単純平面内導波路は、主にマイクロ波システムで使用されます。この構造ではビアが不要で、受動または能動素子を信号経路に簡単に実装できるため、低損失の高速伝送線路を実現できます。単純平面内導波路では、基板の厚さ (H) を「無限」にして、フィールドが常に誘電体の外側にあるようにする必要があります。この構造は、2 つ目の層を持つことができないので、多層ボードでは使用できません。

         

        図 1. 単純平面内導波路

        Figure 1. Simple Coplanar Wave Guide

     

    • 接地平面内導波路

        接地差動平面内導波路は接地平面内導波路を差動信号用にしたもので、最大限のノイズ耐性が必要な高速デジタル・システムで使用されます。図 3 はこのトポロジーです。このトポロジーでは、接地平面内導波路と同じ制限が S と G に適用されます。

         

        図 2. 接地平面内導波路

        Figure 3. Grounded Differential Coplanar Wave Guide

     

    • 接地差動平面内導波路

        接地差動平面内導波路は接地平面内導波路を差動信号用にしたもので、最大限のノイズ耐性が必要な高速デジタル・システムで使用されます。図 3 はこのトポロジーです。このトポロジーでは、接地平面内導波路と同じ制限が S と G に適用されます。

         

        図 3. 接地差動平面内導波路

        Figure 3. Grounded Differential Coplanar Wave Guide

 

  • 同時スイッチング・ノイズに関するガイドライン

      同時スイッチング・ノイズ (SSN) も、PCB のデザイン時に考慮すべき重要な要素です。SSN はデバイス・パッケージでは支配的ですが、ボード・レイアウトによってこのノイズをある程度軽減できます。

      すべての電流ループにはインダクタンス値があります。図 1 に示す電流ループには、次のインダクタンスがあります。

       

      図 1. 電流ループによるインダクタンス

      Figure 1. Inductance Due to a Current Loop

      ドライバが High から Low にスイッチングすると、GND プレーンで電圧が次に示す値だけ上昇します。

      特に多数のドライバが同時にスイッチングする場合、GND プレーンで発生するノイズは、シグナル・インテグリティにとって問題になる場合があります。SSN により発生したノイズは隣接する構造に結合する場合があります。適切なレイアウトとデカップリングを行うと、ノイズの結合を抑制できます。多数のドライバを同時にスイッチングすると、電源が誤動作することがあります。このため、スイッチングが集中する場所によっては、特定領域の電源電圧が低下します。

      詳細については、下記をご参照ください。

    • Lloop = L1 (signal) + L2 (GND) – 2 LM (mutual inductance)
    • V = Lloop (di/dt)
    • AN 472: Stratix II GX SSN Design Guidelines (英語版 ・ PDF)
    • AN 508: Cyclone III Simultaneous Switching Noise (SSN) Design Guidelines (英語版 ・ PDF)

 

 

  • EMI

      電磁波障害 (EMI) は、時間に対する電流または電圧の変化に正比例します。また、回路の直列インダクタンスにも正比例します。EMI は、すべての PCB で発生します。

      EMI 問題は、クロストークの最小化、適切な接地、適切な層スタックアップなどの予防策によって大幅に抑制できます。

      各信号層は、グランド・プレーンとパワー・プレーンとの間に配置します。インダクタンスは、電荷がカバーしなければならない電荷のソースからグランドまでの距離に正比例します。この距離が短くなると、インダクタンスも小さくなります。したがって、グランド・プレーンを信号源近くに配置すると、インダクタンスが減少し、EMI の抑制に役立ちます。図 1 は、8 層スタックアップの例です。このスタックアップでは、パワー・プレーンと GND プレーンに挟まれているストリップライン信号層が、最もノイズが少なくなります。パワー・プレーンに隣接したソリッド・グランド・プレーンは、小さい等価直列インダクタンス (ESL) を持った分布キャパシタンスを生成します。IC のエッジ・レートが高速になると、これらのテクニックが EMI の抑制に役立ちます。

       

      図 1.  8 層スタックアップの例

      Figure 1. Example Eight-Layer Stack-Up

      EMI の抑制には、コンポーネントの選択とボード上での適切な配置が非常に重要です。次のガイドラインは、EMI の低減に役立ちます。

    • ESR と ESL が小さい表面実装コンデンサなどの低インダクタンスのコンポーネントを選択します。
    • lop インダクタンスを最小化する適切なリターン・パスを設けます。
    • パワー・プレーンに隣接させてソリッド・グランド・プレーンを使用します。
    • アナログ回路およびデジタル回路用にセグメント化した各パワー・プレーンに隣接するグランド・プレーンを使用します。

 

  • 高速デザインのための、ディスクリート・コンポーネントの選択

      使用するコンポーネントを決定することは、ボード・デザインの重要な部分です。PCB のディスクリート・コンポーネントを選択するための情報とガイドラインを以下に示します。

    • 抵抗器とコンデンサ

        抵抗器やコンデンサなどのディスクリート・コンポーネントを選択する際は、利用可能な中で最小のフットプリントのものを選択します。フットプリントが小さいと、ボード上のパッドを小さくでき、寄生キャパシタンスとインダクタンスも小さくなります。アルテラでは、高速信号には通常、40 mil × 20 mil (0402) パッケージのコンポーネントを使用しています。

        インダクタは電源のフィルタリングに使用される場合が多く、飽和せずに大電流に対応するために、より大きくする必要があるので、一般的により大きなフットプリントが必要です。

        フェライト・ビーズ選択時には、次の 3 つのパラメータに注目します。

      • DC 抵抗
      • AC インピーダンス
      • 電流容量

     

    • インダクタおよびフェライト・ビーズ

        DC 抵抗が小さく、AC インピーダンスが大きく、電流容量の大きいものが、好ましいフェライト・ビーズです。ただし、電流容量が増加すると、AC インピーダンスは低下する傾向があるので、妥協が必要になります。図 1 は、一般的なフェライト・ビーズの周波数とインピーダンスの関係です。

         

        図 1. フェライト・ビーズの一般的なインピーダンス・プロファイル

        Figure 1. Typical Impedence Profile of a Ferrite Bead

        図 1 では、2 GHz でのインピーダンスが 100 Ω を超えています。このインピーダンスと 1 Ω 未満のことが多い電源インピーダンスとの比率は、100 より大きくなります。結果として、ノイズのほとんどはフェライト・ビーズに遮断され、グランドに分流されます。

        性能を満たすフェライト・ビーズには次のようなものがあります。

      • トランシーバのパワー・プレーンとグランド・プレーン用の Steward MI0805M221R-00 フェライト・ビーズ。この部品の DC 抵抗は 50 mΩ 未満で、2.5 A の電流を処理できます。インピーダンスは 1 GHz で 200 Ω を超えます。
      • 並列接続した 2 つのSteward フェライト・ビーズは、25 mΩ の DC 抵抗と 100 Ω を超える AC インピーダンスで 5 A の電流容量を処理します。これは、ほとんどのアプリケーションにとって十分な性能レベルです。
      • Murata BLM31PG500SN1 フェライト・ビーズは DC 抵抗が 25 mΩ、電流が 3 A、1 GHz での AC インピーダンスが 75 Ω です。

     

    • SMA コネクタ

        SMA コネクタは、制御されたインピーダンス、機械的堅牢性、および優れたシグナル・インテグリティにより、一般的に高速信号に使用されます。これらのコネクタは、エッジ・ローンチまたはバーティカル・ローンチの形で提供されます。エッジ・ローンチの場合、コネクタはボードのエッジに接続され、中心導体はボードと同一平面にあります。また、ボードはグランド導体の間にサンドイッチされます。

        バーティカル・ローンチ・タイプは、スルー・ホールまたは表面実装です。スルー・ホール・タイプの場合、すべてのレッグと中心導体がボードを貫通します。表面実装タイプの場合、中心導体がボードの最上層に触れることはほとんどありません。

        ローンチ手法のタイプは、信号品質に大きくは影響しません。ただし、長い中心導体は伝送経路にインダクタンスを追加し、信号を劣化させます。

        バーティカル・ローンチの表面実装では、多くの場合、中心導体を 20 mil 未満に縮小することができます。この縮小は、エッジ・ローンチ構成では実現しにくいかもしれませんが、これは SMA メーカーの能力によります。アルテラのデザインでは、中心導体を 20 mil 未満にしています。アルテラは、SMA コネクタの要件として Lighthorse Technologies と Northrop Grumman を使用しています。

 

  • S パラメータ

      伝送線路での電圧や電流を定義し、マイクロ波周波数でこれらを測定することは困難です。その理由は、直接測定では通常、特定の方向に伝播する波または定在波の振幅 (電力から推察) と位相が必要になるためです。よって、高周波ネットワークを扱う場合、等価電圧と電流、および、関連インピーダンスとアドミタンスの行列は、多少抽象的になります。

      散乱行列 (S パラメータ) は、直列測定との一貫性があり、入射波、反射波、および伝送波の概念を含む表現を提供します。S パラメータは多くの場合、さまざまな伝送線路構造のインピーダンス、総損失、入力反射損失、挿入損失、および絶縁とクロストークを定量化するために使用されます。これらの事項は、集中パラメータではなく分布パラメータを考慮する必要がある周波数で最も役立ちます。

      S パラメータを理解するために、図 1 の 2 ポート・ネットワークについて考えてみます。このネットワークには 1 つの伝送線路または任意の線形時不変コンポーネントを含めることができます。ポート 1 と 2 の入射電圧は E11 と E12 で、反射電圧は ER1 と ER2 です。 Z0 は、伝送線路の特性インピーダンスです。ZS と ZL は、ソースと負荷のインピーダンスです。

       

      図 1. S パラメータ

      Figure 1. S-Parameters

      2 ポート・ネットワークのそれぞれの側で入射および反射電圧波を測定し、特性インピーダンス (Z0) の平方根で割ると、新しい変数 (a1、a2、b1、および b2) を求めることができます。これらは、各ポートの正規化された電圧波の振幅です。

      a1 の大きさの 2 乗 (| a1|2) はポート 1 の入射電力を表し、(| b1|2) はこのポートからの反射電力を表します。同じ関係がポート 2 にも当てはまります。

      この結果求められるパラメータは、ネットワークからの散乱波 (反射波) を入射波に関連付けます。このようなパラメータは S パラメータと呼ばれ、次の式で定義されます。

      ここで、S11 は入力反射係数、S21 はネットワークの順方向の伝送、S12 はネットワークの逆方向の伝送、S22 は出力反射係数です。

      S パラメータの測定セットアップを図 2 と図 3 に示します。これらの測定に次の条件を当てはめます。

       

      図 2. S11 と S21 の測定セットアップ

      Figure 2. Measurement Setup for S11 and S21

       

      図 3. S22 と S12 の測定セットアップ

      Figure 3. Measurement Setup for S22 and S12

      たとえば、S11 を測定する場合は、a2 = 0 とします。これは、負荷からの反射がないようにする (言い換えると、ZL = Z0 に設定する) ことで実現します。

      S パラメータは一般的にネットワーク・アナライザを使用して測定します。

    • a1=EI1/√Z0 a2=EI2/√Z0
    • b1=ER1/√Z0 b2=EI2/√Z0
    • b1=S11a1+S12a2
    • b2=S21a1+S22a2
    • S11=(a1/b1) | a2=0
    • S21=(b2/a1) | a2=0
    • S12=(b1/a2) | a1=0
    • S22=(b2/a2) | a1=0

 

  • スミス・チャート

      スミス・チャートは、複素平面上のインピーダンスのグラフィカル表現です。スミス・チャートを使用すると、伝送線路のインピーダンス・マッチング回路と、負荷の容量性または誘導性の作用を解析できます。図 1 は、一般的なスミス・チャートです。インピーダンスは、誘導性の場合は円の上半分に現れ、容量性の場合は下半分に現れます。中央の右端の点は開回路を表し、左端は短絡を表します。中央の点 (ラベル 1.0) は、ラインの特性インピーダンスと負荷との完全なマッチングを表します。

       

      図 1. スミス・チャート

      Figure 1. Smith Chart

 

  • AC 結合と DC 結合

      AC 結合は、DC 信号の通過をブロックするために、信号に直列にコンデンサを使用することを指します。DC 結合は、そのようなコンデンサが存在せず、信号がそのまま通過する状態を指します。AC 結合では、レシーバのコモン・モード電圧要件を確実に満たすためには、一般的にコンデンサの後にDC 復元回路が必要です。アルテラ®のトランシーバ付きデバイスには、DC 復元回路が組み込まれています。この場合、外部の DC 復元回路は必要ありません。DC 結合は、トランスミッタの出力コモン・モード電圧がレシーバの入力コモン・モード電圧要件の範囲内にある場合のみ機能します。

      AC 結合の利点は、コモン・モード電圧が異なるチップを相互にインタフェースできることです。欠点は追加コンデンサが必要であり、適切に選択しなければ、ジッタなどの劣化が発生する可能性があることです。

      トランスミッタのコモン・モード電圧出力範囲がレシーバのコモン・モード電圧要件を満足することが確実な場合は、DC 結合を使用してください。不明確な場合や要件が満たされていない場合は、AC 結合を使用します。

      結合コンデンサの値を選択する際は、コンデンサが大きすぎるまたは小さすぎる場合に何が起こるかを考慮してください。コンデンサが大きすぎると、充電および放電時間が長いことで、信号速度が大幅に低下し、高速で変化する入力信号にうまく対応できない場合があります。コンデンサが小さすぎる場合は、かなりの大きさのインピーダンスが発生し、減衰量が増加して、経路の特性インピーダンスが変化する場合もあります。これらの相反する 2 つの要件を良好にバランスするのが 0.01 μF コンデンサです。0.01 μF コンデンサは、アルテラの 3.125 Gbps トランシーバ・デザインに使用されています。

      小型のコンポーネントはパッドが小さく、不連続性を抑制できるので、コンポーネントを選択する際には、できるだけ小型のものを使用してください。アルテラのデザインでは、0402 コンポーネント (40 mil x 20 mil) を使用しています。

      DC 復元回路はさまざまな方法で設計できます。アルテラでは一般的に、単純な抵抗分圧回路 (図 1 を参照) を使用します。差動信号では、非反転信号と反転信号との間で復元した DC レベルが厳密に一致するように、必ず精密な抵抗器 (0.1% または 1%) を使用してください。図 1 では、DC 復元回路が DC レベルを 3.3 * 78.7/(140 + 78.7) = 1.1875 V に復元します。

       

      図 1. スミス・チャート

      Figure 1. AC Coupling

      トランシーバ・デバイスは、1.5-V PCML 規格用に設計された高速トランシーバ入力とリファレンス・クロック入力の DC バイアスを持っているため、AC 結合は必要ありません。これにより、コンポーネントとボード・スペースを節約できます。LVPECL や LVDS などの他のI/O 規格を使用している場合、これらのコモン・モード電圧は PCML コモン・モード電圧の 1.5 V とは異なるので、AC 結合が必要です。コモン・モード電圧はデバイス内部で生成されるので、外部バイアス・ネットワークは必要ありません。

 

DDR3 ボード・デザイン・ガイドライン

DDR2 ボード・デザイン・ガイドライン

DDR ボード・デザイン・ガイドライン

QDR II および QDR II+

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PCI テクノロジ

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USB 2.0 テクノロジ

ターゲット・インピーダンス・デカップリング手法

PCB デカップリング方式は、FDTIM (Frequency Domain Target Impedance Method) を使用して効率的に決定できます。この手法は Altera PDN Decoupling Calculator Tool で使用されています。また、アルテラ FPGA を使用するボードの、ボード・レベルのデカップリング要件を決定するためにも推奨します。

FDTIM 手法の詳細については、DesignCon 2006 TecForum TF-MP3 で発表された 『Comparison of Power Distribution Network Design Methods (英語版 ・ PDF) 』 を参照してください。

 

FDTIM デカップリングのコンセプト

FDTIM 手法の鍵となるコンセプトは、対象となる電源レールのターゲット・インピーダンス (ZTARGET) を決定することです。信頼性の高いデカップリング戦略により、数 KHz 以上、対象周波数 (fTARGET) 以下の範囲において、電源レールの実効インピーダンス (ZEFF) が ZTARGET より低い状態となることを保証できます。図 1 では、このコンセプトを図解します。青の水平な実線が ZTARGET、茶色の垂直な点線が fTARGET です。赤い実線の ZEFF は、DC から fTARGET の間において常にインピーダンスが ZTARGET を下回るように、さまざまなデカップリング・コンデンサとバルク・コンデンサを使用して設計されています。このデザインでは、DC からデカップリングのターゲット周波数まで、パワー・インテグリティが実現されます

 

Figure 1. Decoupling with FDTIM

FDTIM を使用して信頼性の高いデカップリング方式を設計するには、下記に示す計算を行います。

ZTARGETの決定

電源レールの ZTARGET を計算するには、次の情報が必要です。

  • 検討対象の電源レールから電力供給を受ける、システム内の全デバイスの、最大過渡電流要件。この情報は、各デバイスのメーカーから入手できます。注:アルテラは、アルテラのすべての FPGA および CPLD の消費電力を見積もる PowerPlay Early Power Estimator (EPE) ツールを提供しています。
  • 電源電圧のパーセンテージで表わした、電源レールの最大許容 AC リップル。この情報は、検討対象の電源レールから電力供給を受けるデバイスの、許容電源仕様から入手できます。
  • ZTARGET = [電圧レール (%リップル/100)/最大過渡電流]
  • ZTARGET = [(1.1)(0.05)/1.5]=36.7mΩ

上記の情報を入手できる場合は、次の式で ZTARGET を計算できます。

  • ZTARGET= [電圧レール (%リップル/100)/最大過渡電流]

たとえば、5% の AC リップルを許容し、最大過渡電流 1.5 A を供給すると見込まれる 1.1 V 電源レールを確実にデカップリングするためのターゲット・インピーダンスは、次のとおりです。

  • ZTARGET= [(1.1)(0.05)/1.5]=36.7mΩ

fTarget の決定

対象の最高周波数は、寄生プレーナ分布インダクタンスとパッケージ・マウンティング・インダクタンスが優勢となるために、妥当な数のデカップリング・コンデンサを追加しても電源レールのインピーダンス (ZEFF) がターゲット・インピーダンス ( ZTARGET ) を下回ることのない周波数です。一般的に、この fTarget の範囲は 50/60 MHz ~ 150/200 MHz となります。 これらの周波数を過ぎると、選択された対象デバイスのオン・パッケージおよびオン・ダイ・コンデンサによりパワー・インテグリティが維持および機能することが期待されます。

ZTARGET を達成するデカップリング・コンデンサの選択

電源分配システムは、対象の周波数範囲全体でパワー・インテグリティを維持するために、電圧レギュレータ・モジュール (VRM)、オン・ボード・ディスクリート・デカップリング・コンデンサ、および層間キャパシタンス (ボード・スタックアップのパワー/グランド・サンドイッチからのキャパシタンス) を使用します。上の例では、対象の周波数範囲全体で実行インピーダンスが 36.7 Ω を常に下回るように、これらを適切に選択する必要があります。

FDTIM の適用の詳細については、『 Altera PDN Decoupling Calculator Tool 』 と該当する ユーザー・ガイド(英語版 ・ PDF) を参照してください。

 

電圧レギュレーターの選択

 

PDN デザイン・ツール

 

プレーン・キャパシタンス

高周波では、ディスクリート・コンデンサによるデカップリング効果が低下します。高周波では、ノイズをデカップリングするパワー・プレーン・キャパシタンスを使用します。プレーン・キャパシタンスのコンセプトは、図 1 の標準的な並列平板コンデンサを考えることで理解できます。

図 1. 並列プレーン・キャパシタンス

Figure 1. Parallel Plane Capacitance

グランド・プレーンに隣接してパワー・プレーンが存在すると、電界が生じます。図 1 の上部分はパワー・アイランド、つまりパワー・プレーン、下部分はグランド・プレーンを示し、矢印は電気力線を表します。この電界によりキャパシタンスが生じます。キャパシタンスの大きさは、次の式で表わすことができます。

C=(εοεrA)/h

ここで、

  • εο = 自由空間の誘電率
  • εr = 使用する誘電体の比誘電率
  • A = 対向面積
  • h = 平面間の距離

    パワー・アイランドの両側にグランド・プレーンが存在する場合、総キャパシタンスを決定するには、両側のキャパシタンスを計算して、合算します。

    プレーン・キャパシタンスは高周波での主要なデカップリング方法なので、すべての高速デザインの不可欠な要素とする必要があります。高周波では、ディスクリート・コンデンサはあまり効果的ではありません。

    例として次の内容を検討します。

    例 : 距離が 4 mil の場合に、FR-4 誘電体 (εr = 4.5) の対向面積 1 平方インチあたりの平行プレートのキャパシタンスを決定します。

    解法 :

    • h = 4mils = 1.016 * 10-4 m
    • εο = 自由空間の誘電率 = 8.85 * 10-12 F/m
    • A = 1 sq インチ = 6.4516 * 10-4 m2
    • εr = 4.5

    上記のキャパシタンスの式にこれらの数値を当てはめると、C = 253 pF となります。したがって、距離が 4 mil の一般的な FR-4 ボードでは、対向面積 1 平方インチあたり約 253 pF のキャパシタンスがあります。この値は距離に対して直線的に反比例し、面積に対して直線的に比例して増減します。アルテラは、複数のボードでプレーン・キャパシタンスの使用を成功させてきました。


    寄生インダクタンスの最小化

    電源分配システム (PDS) の目標は、各デバイスのパワー・パッドとグランド・パッドで目標とする一定電圧を実現して維持することです。この目的を効果的に達成するために、PDS は電圧レギュレータ・モジュール (VRM)、バルクおよびデカップリング・コンデンサ (Decap)、およびパワー/グランド・プレーン・サンドイッチ (プレーン・キャパシタンス) を使用します。変化する過渡負荷の下で定電圧の維持に役立つためにこれらの各コンポーネントがそれぞれの機能をどれだけ効果的に果たすかは、関連する寄生インダクタンスに大いに左右されます。

    VRM

    図 1 に示すように、VRM は、一次近似として、直列に接続されている抵抗器とインダクタとして簡単にモデル化できます。


    図 1. VRM の直列インピーダンス・モデル

    Figure 1. Series Impedance Model of a VRM

    数十 KHz の範囲の低周波では、VRM は主に抵抗性であってインピーダンスが非常に低いため、これらの比較的低い周波数では瞬時電流要件を実現できます。しかし、数十 KHz を越えると、VRM インピーダンスは主に誘導性となるので、過渡電流要件を実現できなくなります。VRM の ESR および ESL 値は VRM メーカーから入手できます。最高の過渡性能を実現するためには、ESR/ESL の小さいレギュレータを選択します。


    Decap

    オン・ボードのディスクリート・デカップリング・コンデンサは、数十 KHz から 2、3 百 MHz (最大値) 付近にわたって必要な低インピーダンスを、コンデンサの ESR と ESL およびボードのマウンティングおよび分布インダクタンスの寄生容量によって、提供する必要があります。ESR と ESL が非常に小さい仕様のデカップリング・コンデンサを選択したとしても、選択したコンデンサの有効性が寄生マウンティングおよび分布インダクタンスの影響によって制限される場合があるので、十分ではありません。よって、有効な PDS を設計するには、ボード・デザインに関連する各種寄生インダクタンスを最小限に抑える注意が必要です。


    マウンティング・インダクタンス

    マウンティング・インダクタンスは、PCB へのコンデンサの実装 (マウンティング) に関連する追加の直列インダクタンスの影響です。この寄生インダクタンスは、コンデンサ・ベンダーが提供している公開 ESL 値に追加されます。マウンティング・インダクタンスは、より小型のコンデンサ・パッケージを選択し、コンデンサを PCB 上で適切にレイアウトすることにより、最小限に抑えることができます。図 2 は、実装されたデカップリング・コンデンサと、PCB 面および BGA デバイスとの関係を示す断面図です。


    図 2. デカップリング・コンデンサの実装

    Figure 2. Decoupling Cap Mounting

    マウンティング・インダクタンスは、次の式で推定します。

    • Lmnt = Ltrace + Lvia

    ここで、

    • Ltrace = 128*[(2xLenpad)+Lencap]*(htop/w) pH

    かつ

    • Lvia = 10*htop*ln(2s/D) ph

    ここで、

    • Lenpad = コンデンサ・パッドの長さとパッドからビアへのトレース長を加えた値 (mil)
    • Lencap = コンデンサ本体の長さ (mil)
    • w = コンデンサ・パッドとビア間のトレースの幅 (mil)
    • htop = 最上層と最も近いパワー/グランド・プレーン間の距離 (mil)
    • s = コンデンサのパワー・ビアの中心とグランド・ビアの中心間の距離 (mil)
    • D = ビアの外径 (mil)
    • hplanes = パワー・プレーンとグランド・プレーンの間の距離 (mil)
    • b = コンデンサとパッケージのパワー/グランド・ビア間の距離の半分 (mil)

    一般的に、マウンティング・インダクタンスを最小限に抑えるには、コンデンサのパワー・ビアとグランド・ビアをそれぞれのパッドに可能な限り近付け、可能であれば幅の広い接続トレースとより大きいビア・ドリル径を使用します。コンデンサを実装する面にパワー・プレーンとグランド・プレーンのペアを近付けると、ビアのインダクタンスの影響を抑えることができます。さらに、コンデンサの両端にビアを配置 (VOS (via-on-side) 構成) するのではなく、コンデンサの同じ側に配置 (VOE (via-on-end) 構成) すると、電流ループ面積が縮小し、ループを通り抜ける電気力線の量が最小限となり、インダクタンスを低減できます。図 3 は各種コンデンサのレイアウト・トポロジです。表 1 では、さまざまなサイズのコンデンサについて各種コンデンサ・レイアウト・スタイルのマウンティング・インダクタンスを比較します。

    図 3. 各種のコンデンサ・レイアウト・トポロジ

    Figure 3. Various Capacitor Layout Topologies

    表 1. マウンティング・インダクタンスの比較 (1)

    ビア長
    (プレーン上の高さ、インチ)
    0603
    フットプリント
    0603
    フットプリント
    0603
    フットプリント
    0603
    フットプリント
    0402
    フットプリント
    0402
    フットプリント
    0.020 ドリル パッドからビアへの狭いトレース 短く広い
    トレース
    パッドの端に
    ビアを配置
    パッドの片側に
    ビアを配置
    パッドの端に
    ビアを配置
    パッドの片側に
    ビアを配置
    0.004 1.57 1.04 0.82 0.52 0.8 0.5
    0.006 1.96 1.35 1.05 0.65 1 0.63
    0.01 2.51 1.87 1.4 0.88 1.34 0.86
    0.02 3.45 2.87 2.13 1.39 1.99 1.36
    0.010 ドリル            
    0.004 1.61 1.08 0.86 0.56 0.84 0.54
    0.006 1.99 1.39 1.08 0.69 1.04 0.67
    0.01 2.55 1.92 1.45 0.92 1.38 0.9
    0.02 3.49 2.91 2.17 1.44 2.03 1.4

    注:

    • すべての値はナノヘンリー単位、ドリルのサイズはインチ単位です。

    表 1 に示すように、大きいほうの 20 mil ビアのドリル径への幅広い接続トレースで、VOS 方式を使用して小さいほうの 0402 サイズのコンデンサを実装すると、最適な 0.50 nH のマウンティング・インダクタンスを得ることができます。図 4 は、マウンティング・インダクタンスをさらに低減するその他の推奨ビア配置構成を示しています。ただし、これらのスタイルでは追加ビアが必要で、配線の妨げになります。


    図 4. より小さいマウンティング・インダクタンスを達成するビア配置構成

    Figure 4. Via placement Styles that Yield Lower Mounting Inductance


    分布インダクタンス

    分布インダクタンスは、パワー・プレーンとグランド・プレーンのペア間のループ面積と、デカップリング・コンデンサから対象 BGA デバイスのパワー-グランド・ボールまでの距離によって形成されるインダクタンスです。結果的に、このインダクタンスはパワー/グランド・サンドイッチによって形成される層間キャパシタンスのインダクタンスに直接関係します。このインダクタンスについては、次の層間キャパシタンスに関するセクションで詳しく説明します。


    層間キャパシタンス

    図 5 に示すように、PCB のパワー・プレーンとグランド・プレーンのペアは、一次解析として、直列接続されている抵抗器、インダクタ、およびコンデンサとして単純にモデル化できます。なお、この単純なモデルでは、表皮効果や誘電損失などの周波数に依存する効果は無視しています。

    図 5.  パワー/グランド・プレーン・サンドイッチの簡略インピーダンス・モデル

    Figure 5. Simplified Impedance Model of the Power-Ground Plane Sandwich

    図 5 の ESL を求める一次方程式を次に示します。

    • ESL = (μ0•h•l)/w

    ここで、

    • μ0 = 自由空間の透磁率 (32 pH/mil)
    • h = パワー・プレーンとグランド・プレーン間の距離 (mil)
    • l = パワー・プレーンの長さ (インチ)
    • w= パワー・プレーンの幅 (インチ)

    パワー/グランド・プレーン・サンドイッチの ESL は、デカップリング・コンデンサが BGA デバイスに電流を供給する際にデカップリング・コンデンサで生じる分布インダクタンスであると解釈することができます。したがって、上の ESL の式から、デカップリング・コンデンサを対象 BGA デバイスに可能な限り近付ける (コンデンサから BGA デバイスへの距離を最小化する) ことによって、分布インダクタンスを低減できます。さらに、パワー/グランド・プレーン・サンドイッチに (h を最小化する) 薄い誘電材料と (w を最大化する) 幅広いプレーン・ペアを使用すると、デカップリング・コンデンサで発生する実行分布インダクタンスの低減に役立ちます。


    結論

    効果的な PDS の設計を成功させるには、PDS の性能を制限する可能性のある各種寄生インダクタンスを理解する必要があります。この文書では、PDS の設計時に注意しなければならない 3 つの寄生インダクタンスを説明しました。VRM 寄生インダクタンス、デカップリング・コンデンサのマウンティング・インダクタンス、およびパワー・プレーンの分布インダクタンスについて検討し、これらを最小化する手法を紹介しました。追加情報とツールについて、アルテラは PDN Decoupling Calculator ツール (ZIPファイルユーザー・ガイド(英文版 ・ PDF) も ウェブサイトで提供しています。


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      このセクションでは、高速差動ペア・トレースをレイアウトするための配線ガイドラインの概要を示します。

    • 差動トレースは、可能な限り密結合させて配置します。トレース長全体にわたって密結合させることが不可能な場合は、トレース全体にわたって疎結合とします。図 1 は、Stratix® GX 開発ボードの層 15 と最上位層とで疎結合となっている 3.125 Gbps 差動トランシーバのトレースです。(SMA コネクタの機械的制約により) 最小限の分離が必要なため、最上位層で密結合を行うことはできません。層 15 で密結合とすると、信号が密結合から疎結合に移行する必要があり、インピーダンスの不連続性が生じます。

      図 1. 疎結合とグランド・リファレンスの例

      Figure 1. Loose Coupling and Ground Reference Example

    • マイクロストリップおよびストリップラインの伝送線路はどちらも配線に使用できます。ストリップラインには、他のノイズ源からの信号を遮断するという追加のメリットがあります。レイアウトをデザインする際の制約は、多くの場合、配線を行う層によって決まります。
    • 配線の途中の角には丸みを付けます。インピーダンスの不連続性の原因となるため、90° には曲げないでください。妥協案として 45° に曲げることもできますが、角に丸みを持たせることで最高の性能を実現できます。
    • ブロードサイドとエッジのどちらで結合しても構いません。一般的に、ブロードサイド結合を行うと、BGA から配線を出しやすくなりますが、より多くの層が必要になります。エッジ結合を行うと、BGA から配線を出しにくくなりますが、必要な層の数は減ります。どちらの場合も、許容範囲のシグナル・インテグリティ性能を実現できます。
    • 高速信号がプレーンのスプリットと交差しないようにしてください。交差が発生すると、信号のリターン・パスが長くなり、トレースのインダクタンスが増加します。インダクタンスが増加すると、ラインのインピーダンスが変わり、シグナル・インテグリティの問題が発生します。
    • 使用していないすべてのビア・パッドは、製造プロセスで取り除いてください。製造業者によっては、使用していないビア・パッドを「機能していないビア・パッド」と呼ぶ場合もあります。使用していないビア・パッドは、信号経路に追加キャパシタンスを発生させます。図 2 に使用していないビア・パッドの例を示します。
    • 図 2. 使用していないビア・パッド

      Figure 2. Unused Via Pads

    • ビアを通して信号を配線する必要がある場合は、ビア・スタブの長さが最短になるように配線します。図 3 はビア・スタブの長さが最短のため、図 4 よりも好ましい選択肢です。アルテラは、Stratix GX 開発ボードでこのテクニックを使用しています。ビア長を可能な限り利用してスタブを最小限に抑えるために、ビアを通して高速トレースを最上位層から層 16 に移しています。

      図 3. スルー・ホール・ビアによる最適なルーティング・パス

      Figure 3. Optimal Routing Path with Through-Hole Vias

      図 4. スルー・ホール・ビアによる準最適なルーティング・パス

      Figure 4. Sub-Optimal Routing Path with Through-Hole Vias

    • デュアル・ストリップライン・トレース (パワー 1 – 信号 1 – 信号 2 - パワー 2 構成) の場合、信号 1 層の信号が信号 2 層の信号と交差するときには、必ず直交させます。互いに交差しない場合は、W (W はトレース幅) の 4 倍以上離します。
    • 幅の広いピンやトレースから幅の狭いピンまたはトレースに移る場合は、「ティアドロッピング」を使用してインピーダンスの不連続性を抑えます。ティアドロッピングは、SMA コネクタをトレースにインタフェース接続する場合などに使用します。図 5 は SMA コネクタの寸法とアルテラが Stratix GX 開発ボードでティアドロッピングを使用した様子を示すスクリーン・キャプチャです。SMA コネクタの中心ピンは 50 mil 径ですが、ボード・トレースが 5 mil 幅の場合もあります。ティアドロッピングは、インピーダンスの不連続性を最小限に抑えるために役立ちます。

      図 5. SMA のティアドロッピング

      Figure 5. SMA Tear-dropping

 

ビア最適化テクニック

ガラス繊維織物材料の悪影響の最小化

表面実装パッドの下でのプレーンのカットアウト

トランスミッタのプリエンファシスとレシーバのイコライゼーション

銅トレースや同軸ケーブルなどの一般的な伝送媒体はローパス特性を持つため、低周波よりも高周波を多く減衰します。方形波を近似する一般的なデジタル信号には、スイッチング領域近くに高周波、一定領域に低周波が含まれます。この信号がローパス媒体を通過すると、高周波のほうが低周波より多く減衰され、結果として信号の立ち上がり時間が増加します。このため、アイの開口部が狭くなり、エラーの発生確率が高まります。

信号の高周波成分は、いわゆる「表皮効果」によっても劣化します。表皮効果の原因は、主に導体の表面 (表皮) を流れる高周波電流です。変化し続ける電流分布により、周波数に応じて抵抗が増加します。

表皮効果は、プリエンファシスを使用して補償できます。フーリエ解析によると、方形波信号には無数の周波数が含まれています。高周波は Low から High および High から Low への遷移領域に存在し、低周波は平坦な (一定) 領域に存在します。遷移領域付近で信号の振幅を増加させると、低周波よりも高周波のほうが多く強調されます。適切な量のプリエンファシスを適用すると、このプリエンファシスされた信号がローパス媒体を通過する際の歪が最小となります。このコンセプトを図 1 に図解します。

図 1. プリエンファシスがある場合とない場合の入力信号と出力信号

Figure 1. Input and Output Signals with and without Pre-Emphasis

 

Stratix II GX および Stratix IV GX デバイスは、伝送媒体のさまざまな長さを補償するためにプログラマブル・プリエンファシスを提供しています。プリエンファシスは、出力差動電圧 (VOD) の値によって、5% ~ 25% に設定できます。 Stratix II GXStratix IV GX のユーザー・ガイドを参照してください。

 

関連リンク

 

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PCB 推奨レイアウト フットプリント・ランド・パターン

 

 

高速ボード・デザイン・アドバイザー

 

デバイス別ピン接続表

 

デバイス別ピン接続ガイドライン (PDF)

 

JTAG ピンでのデバッグ・デザイン

 

ホット・ソケット、PORおよび電源シーケンス・サポート

 

OCT 実装

 

未使用の I/ O ピン・ガイドライン

    ボード・デザインでの柔軟性を得るために、Quartus® Prime または Quartus® II 開発ソフトウェアでは使用していないピンの状態として、トライステート入力、グランド・ドライブ出力、無指定信号ドライブ出力、バス・ホールドのあるトライステート入力、または弱いプルアップ抵抗を持つ入力トライステートの 5 つの状態のいずれかを指定することができます。シグナル・インテグリティを改善するには、使用していないピンをグランド・ドライブ出力として設定し、ボードのグランド・プレーンに直接接続します。こうすることで、リターン・パスが短縮されてインダクタンスが抑制され、隣接する I/O のノイズを低減できます。消費電力を抑制するには、クロック・ピンをグランド・ドライブに設定し、使用していない他の I/O ピンをトライステート入力として設定します。デザインに適した設定を行うには、Device & Pin Options ダイアログ・ボックスの Unused Pins タブの Reserve all unused pins で使用可能な 5 つの状態のいずれかを選択するか、Pin Planner で特定のピンを Reserve Pin に割り当てます。

    デザインをコンパイルすると、Quartus® Prime または Quartus® II 開発ソフトウェアはデバイス・ピンをどう接続すべきかを指定するためにピン・レポート・ファイル (.pin) を生成します。レポート・ファイルでは、Quartus® Prime または Quartus® II 開発ソフトウェアで設定した使用していないピン・オプションに従って、使用していない I/O ピンにマークが付けられます。GND* として指定したすべての I/O ピンは、デバイスのノイズ耐性を改善するためにグランドに接続するか、または未接続のまま残すことができます。 RESERVED I/O ピンは無指定信号をドライブ・アウトするため、ボード上ですべて未接続のまま残します。 RESERVED I/O ピンを VCC、グランド、または別の信号源に接続すると、デバイス出力ドライバを破損する可能性のある競合が生じる場合があります。 RESERVED_INPUT_WITH_WEAK_PULLUP および RESERVED_INPUT_WITH_BUS_HOLD ピンは未接続のまま残せるのに対し、RESERVED_INPUT I/O ピンはボード上で High または Low の信号に接続することができます。

 

デバイスのブレイクアウト・ガイドライン

 

関連情報

 

ボード・デザイン・プロセスの概要

    一般的な高速ボード・デザインは、製品要件文書、コンセプトのレビュー、および機能仕様を使用して開始します。仕様が完成したら、主要コンポーネントを選択して実際のシステム・デザインを開始します。この時点で、すべてのインタフェースのタイミング解析と消費電力要件を決定するための消費電力解析を行います。消費電力解析を基に、電源モジュールとレギュレータを選択し、デカップリング方式を指定します。タイミング解析を基に、バスの長さ一致基準を設定します。これらのタスクおよびシステム・デザインと残りのコンポーネントの選択を完了すると、回路図ができあがります。これらは通常、エンジニア間でレビューと必要に応じた変更がなされ、その後、レイアウト・デザイナに渡されます。ボードでコンポーネントを配置する方法とトレースの配線方法を指定するレイアウト・ガイドライン文書が作成され、これもレイアウト・デザイナに渡されます。

    最適なスタックアップ、トレース幅、間隔、およびその他の配線要件を決定するために、レイアウト前シミュレーションを行います。シミュレーション結果に基づく回路図への変更は回路図に反映され、レイアウト・デザイナに提供されます。レイアウトが完成したら、シグナル・インテグリティに関する重大な問題がないことを確認するために、ボードの重要部分でレイアウト後シミュレーションを行います。

    レイアウト後シミュレーションの結果に基づき、必要な変更をレイアウトに実施し、最後に、レイアウトを製造業者にリリースしてボードを製造します。図 1 は、一般的なボード・デザイン・プロセスです。

     

    図 1. 一般的な高速ボード・デザイン・プロセスの略図

    Figure 1. Simplified View of a Typical High-Speed Board Design Process

 

 

  • クロストークの最小化

      クロストークは、並列トレース間で発生する、信号の望ましくない結合です。クロストークは、マイクロストリップとストリップラインのレイアウトによる、適切な配線および層のスタックアップにより最小化することができます。

      2 つの信号層が隣同士にあるデュアル・ストリップラインのレイアウト (図 1 を参照) でクロストークを低減するには、すべてのトレースを垂直に配線し、2 つの信号層間の距離を増やし、信号層と隣接するリファレンス・プレーンとの間の距離を最小化します。

       

      図 1. デュアル・ストリップラインのレイアウト

      Figure 1. Dual-Stripline Layout

      マイクロストリップまたはストリップラインのレイアウトでクロストークを低減する手順は、次のとおりです。

      クロストークは、複数のシングルエンド・トレースが並行に配置されており、十分な間隔が確保されていない場合にも増加します。隣接する 2 つのトレースの中心間の距離は、図 2 のようにトレース幅の 4 倍以上にします。デザイン性能を改善するには、2 つのトレース間の距離を変更せずにトレースとグランド・プレーン間の距離を 10 mil 未満にします。

       

      図 2. クロストークを低減するためにトレースを離す

      Figure 2. Separating Traces for Crosstalk

    • 配線上の制約が許す限り信号線同士の間隔を広げます。トレース同士を絶縁体の高さの 3 倍よりも近付けないようにしてください。
    • 導体がグランド・プレーンに可能な限り近付くように伝送線路を設計します。このテクニックでは、伝送線路をグランド・プレーンに密結合するため、隣接する信号からのデカップリングに役立ちます。
    • 可能な限り差動配線テクニックを使用します。重要な回路には特にこのテクニックを使用してください (つまり、各トレース全体にわたって、長さと曲率を一致させます)。
    • シングルエンド信号間に大きな結合がある場合は、互いに直交する異なる層上に配線します。
    • シングルエンド信号同士が並行して走る配線の長さを最小にします。短い並行部分を使用して配線し、ネット間の、長い、結合された部分を最小にします。

 

  • 電力のフィルタリングと分配

      すべてのボードとデバイスにおいて、VCC に電力をクリーンかつ均等に配分すると、システム・ノイズを低減できます。

      ノイズのフィルタリング

      電源が発生する低周波 (< 1 kHz) ノイズを減少させるには、電源が PCB および各デバイスに接続される場所で電源ラインのノイズをフィルタリングします。電源ラインが PCB に入る場所の直近に 100 μF の電解コンデンサを配置します。電圧レギュレータを使用する場合は、VCC 信号をデバイスに供給する最終ステージの直後にコンデンサを配置します。コンデンサは電源からの低周波ノイズをフィルタリングするだけではなく、多くの出力が回路で同時にスイッチングする場合は、追加電流を供給します。

      電源ノイズは、電流を取り扱うために十分な大きさの非共振表面実装フェライト・ビーズを電源と直列に配置することで、フィルタリングする方法もあります。10 μF ~ 100 μF のバイパス・コンデンサをフェライト・ビーズの横に配置します (図 1 を参照)。デザインにおいて、適切な終端、レイアウト、およびフィルタリングを行えば、フェライト・ビーズは不要になります。この場合は、フェライト・ビーズの代わりに 0 Ω 抵抗器を使用します。

      図 1. フェライト・ビーズを使用したノイズのフィルタリング

      Figure 1.  Filtering Niose with Ferrite Bead

      PCB 上の部品は、パワー・プレーンに高周波ノイズを付加します。アルテラは、デバイスの位置で高周波ノイズをフィルタリングするために、デカップリング・コンデンサを可能な限りそれぞれの VCC とグランドのペア近くに配置することをお勧めします。パワー・プレーンとグランド・プレーンを並列に配置し、絶縁材料によって分離すると、別のレベルのバイパス・キャパシタンスが発生します。この種のキャパシタンスには有効な直列抵抗 (ESR) とリード・インダクタンスがないので、これらの並列プレーンにより、電源関係の高周波ノイズが抑制されます。

      電源分配

      電源分配もシステム・ノイズに影響します。パワー・バス・ネットワークまたはパワー・プレーンは、PCB 全体に電源分配を行います。2 層 PCB で通常使用されている最も安価な電源分配方法は、VCC とグランドをデバイスに伝える複数の幅広いメタル・トレースで構成される、パワー・バス・ネットワークです。PCB の密度は、本来は可能な限り幅広くすべきトレース幅を、制限します。パワー・バスには無視できない DC 抵抗があり、バス上の最後の部品は、0.5 V も低下した VCC パワーを受け取ることがあります。

      アルテラは、電源分配にパワー・プレーンを使用することをお勧めします。多層 PCB で使用されるパワー・プレーンは、VCC とグランドをデバイスに伝える複数のメタル層で構成されます。パワー・プレーンは PCB の全面積をカバーするため、DC 抵抗は非常に低くなります。パワー・プレーンは VCC を維持してすべてのデバイスに等しく分配し、PCB 上のロジック信号に非常に高い電流シンク能力、ノイズ保護、およびシールドを提供します。アナログとデジタルの電源同士で同じプレーンを共有すると、この 2 つの回路タイプの望ましくない相互作用によりリスクが高まる場合があります。

      ボード上でアナログのパワー・プレーンとグランド・プレーンが分かれていないフルデジタル・システムの場合、ボードに 2 つの新しいプレーンを追加するには実現不可能なほどの高額のコストがかかる場合があります。この代わりに、分割したパワー・アイランド (スプリット・プレーン) を作成することができます。図 2 は、フェーズ・ロック・ループ (PLL) パワー・アイランドを含むボード・レイアウトの例です。

      図 2. 汎用 PLL パワー・アイランドのボード・レイアウト

      Figure 2. Board Layout for General-Purpose PLL Power Islands

      電源分配からのシステム・ノイズを低減するには、次のことを実行します。

    • 均等な電源分配を実現するために、アナログ電源には別のパワー・プレーンを使用します。
    • PLL への電源の配線には、トレースと複数の信号層を避けます。
    • PLL 電源プレーンに隣接してグランド・プレーンを配置します。アナログとデジタルのコンポーネントは、それぞれのグランド・プレーン上にのみ配置します。
    • フェライト・ビーズを使用して、デジタル電源から PLL 電源を分離します。

 

  • 未使用の I/ O ピン

      ボード・デザインでの柔軟性を得るために、Quartus® Prime または、Quartus® II 開発ソフトウェアでは使用していないピンの状態として、トライステート入力、グランド・ドライブ出力、無指定信号ドライブ出力、バス・ホールドのあるトライステート入力、または弱いプルアップ抵抗を持つ入力トライステートの 5 つの状態のいずれかを指定することができます。シグナル・インテグリティを改善するには、使用していないピンをグランド・ドライブ出力として設定し、ボードのグランド・プレーンに直接接続します。こうすることで、リターン・パスが短縮されてインダクタンスが抑制され、隣接する I/O のノイズを低減できます。消費電力を抑制するには、クロック・ピンをグランド・ドライブに設定し、使用していない他の I/O ピンをトライステート入力として設定します。デザインに適した設定を行うには、Device & Pin Options ダイアログ・ボックスの Unused Pins タブの Reserve all unused pins で使用可能な 5 つの状態のいずれかを選択するか、Pin Planner で特定のピンを Reserve Pin に割り当てます。

      デザインをコンパイルすると、Quartus® Prime または、Quartus® II 開発ソフトウェアはデバイス・ピンをどう接続すべきかを指定するためにピン・レポート・ファイル (.pin) を生成します。レポート・ファイルでは、Quartus® Prime または、Quartus® II 開発ソフトウェアで設定した使用していないピン・オプションに従って、使用していない I/O ピンにマークが付けられます。GND* として指定したすべての I/O ピンは、デバイスのノイズ耐性を改善するためにグランドに接続するか、または未接続のまま残すことができます。 RESERVED I/O ピンは無指定信号をドライブ・アウトするため、ボード上ですべて未接続のまま残します。 RESERVED I/O ピンを VCC、グランド、または別の信号源に接続すると、デバイス出力ドライバを破損する可能性のある競合が生じる場合があります。 RESERVED_INPUT_WITH_WEAK_PULLUP および RESERVED_INPUT_WITH_BUS_HOLD ピンは未接続のまま残せるのに対し、RESERVED_INPUT I/O ピンはボード上で High または Low の信号に接続することができます。

 

  • 信号トレースの配線

      適切な配線は、シグナル・インテグリティの維持に役立ちます。クリーンなトレースを配線にするには、有効なシグナル・インテグリティ (SI) ツールでシミュレーションを行います。次のセクションでは、配線に使用できる以下の 2 種類の信号トレースについて説明します。

    • シングルエンド・トレース
    • 差動ペア・トレース

 

  • シングルエンド・トレースによる配線

      シングルエンド・トレースは、ソースと負荷/レシーバとを接続します。シングルエンド・トレースは、一般的なポイント間配線、クロック配線、低速信号、重要ではない I/O 配線で使用します。このセクションでは、クロック信号用の各種の配線方式について説明します。次のタイプの配線を使用すると、同じクロックで複数のデバイスをドライブできます。

      クロック伝送線路のシグナル・インテグリティを改善するには、次のガイドラインを使用します。

    • デイジー・チェーン配線
    • スタブあり
    • スタブなし
    • スター配線
    • 蛇行配線
    • クロック・トレースは可能な限り直線を保ちます。トレースは、直角に曲げるのではなく、ゆるやかなカーブ状にします。
    • クロック信号には複数の信号層を使用しません。
    • クロック伝送線路ではビアを使用しません。ビアは、インピーダンス変化と反射の原因になる場合があります。
    • グランド・プレーンは、ノイズを最小化するために外層に隣接して配置します。内層を使用してクロック・トレースを配線する場合は、この層をリファレンス・プレーンで挟みます。
    • 反射を最小限に抑えるために、クロック信号は終端します。
    • 可能な限りポイント間クロック・トレースを使用します。

 

  • デイジー・チェーン
    • スタブあり

        デイジー・チェーン配線は、PCB 設計において一般的な方法です。デイジー・チェーン配線の欠点の 1 つは、通常、メイン・バスにデバイスを接続するために、スタブ、つまり短いトレースを必要とすることです (図 14 を参照)。スタブが長すぎると、伝送線路の反射が起こり、信号品質が劣化します。したがって、スタブ長は次の条件を超えないようにします。

        TDstub < ( T10% to 90% )/3

        ここで、TDstub = スタブによる電気的遅延

        T10% to 90% = 信号エッジの立ち上がりまたは立ち下がり時間

        立ち上がり時間が 1 ns のエッジには、スタブ長を 0.5 インチ未満にします。デザインで複数のデバイスを使用する場合は、クロック・スキューを最小にするため、すべてのスタブ長を同一にします。図 1 はスタブの配線です。PCB 設計では、可能な限りスタブの使用を避けるようにします。高速デザインでは、非常に短いスタブであってもシグナル・インテグリティの問題を発生させることがあります。

         

        図 1. スタブを持つデイジー・チェーン配線

        Figure 1. Daisy Chain Routing with Stubs

        図 2 ~ 4 は、異なるスタブ長に対する SPICE のシミュレーションです。スタブ長が短くなると、反射ノイズが減り、反射ノイズが減ったことでアイの開口が広がります。

         

        図 2. スタブ長 = 0.5 インチ

         

        図 3. スタブ長 = 0.25 インチ

         

        図 4. スタブ長 = 0 インチ

     

    • スタブなし

        図 5 は、メイン・バスがデバイス・ピンを通過することによってスタブをなくした、デイジー・チェーン配線です。このレイアウトでは、メイン・バスとスタブ間のインピーダンス不一致リスクが解消され、シグナル・インテグリティの問題を最小限に抑えることができます。

         

        図 5. スタブを含まないデイジー・チェーン配線

        Figure 5. Daisy Chain Routing without Stubs

 

  • スター配線

      スター配線では、クロック信号がすべてのデバイスに同時に送信されます (図 6 を参照)。したがって、クロック源とデバイス間のすべてのトレース長を一致させてクロック・スキューを最小にする必要があります。シグナル・インテグリティの問題を最小限に抑えるために、各負荷は同一とします。スター配線では、メイン・バスのインピーダンスを複数のデバイスに接続する長いトレースのインピーダンスに一致させる必要があります。

       

      図 6. スター配線線

      Figure 6. Star Routing

       

 

  • 蛇行配線

      ソースと複数の負荷の間で等しい長さのトレースが必要なデザインでは、トレース長を一致させるためにトレースを屈曲させることができます (図 7 を参照)。トレースの曲げ方が不適切な場合は、シグナル・インテグリティと伝播遅延に影響が生じます。クロストークを最小にするには、S ≥ 3 x H にしてください (ここで、S は並行セクション間の間隔、H はリファレンス・グランド・プレーンからの信号トレースの高さです)。

       

      図 7. 蛇行配線

      Figure 7. Serpentine Routing

       

      蛇行配線は可能な限り使用しないことを推奨します。代わりに、ゆるやかなカーブによって等しい長さのトレースを作成します。

 

  • 差動トレース配線

      シグナル・インテグリティを最大にするため、高速デザインでは差動信号を正しく配線するテクニックが重要です。図 8 は、マイクロストリップ・レイアウトを使用する差動ペアです。

       

      図 8. 差動トレースによる配線

      Figure 8. Differential Trace Routing

      注:

      2 組の差動ペアを使用する場合は、次のガイドラインを使用します。

    • D  > 2 組の差動ペア信号間の距離、W  > 差動ペアのトレース幅、S  > 差動ペアのトレース間の距離、HD  > グループ・プレーンからの誘電体の高さです。
    •  

    • 2 組の差動ペア間のクロストークを最小化するために、D  > 2S となるようにします。
    • 反射ノイズを最小限に抑えるために、デバイスを出る位置で、差動トレース S  > 3H となるように配置します。
    • トレース長全体にわたって差動トレース間の距離 (S) を一定に保ちます。
    • スキューと位相差を最小限に抑えるために、2 組の差動トレースの長さを同じに保ちます。
    • 複数のビアは、インピーダンスのミスマッチとインダクタンスの原因となる場合があるので、使用を避けます。

 

  • スキューの最小化

      スキューを最小化するために、1 つの差動ペア内の 2 つのトレースが均等な長さとなるようにします。ペアのトレース間にスキューがあり、トレースが疎結合である場合は、図 1 のようにトレースを設計できます。トレース長を制御するために、トレースがいったん離れ、その後戻っています。トレースが疎結合なので、インピーダンスはほんのわずかしか影響を受けません。

       

      図 1. 蛇行トレースでの 45° の曲げ

      蛇行トレースを使用する場合は、45° に曲げます (図 1 を参照)。図 2 は、蛇行トレースを使用した別の例です。ただし、図 2 のデザインを使用する場合は、隣接するラインが結合していないことを確認してください。高速アプリケーションに蛇行トレースを使用する場合は、トレースが並列になることは絶対に避けるべきです。図 1 の例を参照してください。

       

      図 2. 蛇行トレースの例

      Figure 2. Example of Serpentine Traces

      図 3 は、密結合ペアのスキュー制御を示しています。トレースは密結合されているため、トレースがいったん離され、その後近づくと、インピーダンスが変化します。密結合ペアでは、ピン・レベルでスキューのマッチングを実行します。

       

      図 3. 密結合差動ペアのスキュー制御

      Figure 3. Skew Control Tightly-Coupled Differential Pairs

      隣接する信号層のトレースを設計する際は、ほぼ垂直になる場合を除いて、トレースが交差しないようにします。隣接する信号層でトレースを並行に配置すると、トレースが結合されます。

 

  • 終端方法

      インピーダンスのミスマッチは信号がラインにおいて前後への反射を発生させ、負荷レシーバでリンギングが生じます。リンギングはレシーバのダイナミック・レンジを縮小し、誤トリガの原因となる場合があります。反射を失くすため、ソースのインピーダンス (ZS) は、トレースのインピーダンス (Z0) および負荷のインピーダンス (ZL) と等しくする必要があります。Stratix デバイスは、終端抵抗器のオンチップ実装のサポートです。このセクションでは、次の信号終端方式について説明します。

    • 単純な並列終端
    • テブナン並列終端
    • アクティブ並列終端
    • 直列 RC 並列終端
    • 直列終端
    • 差動ペア終端
    • チップ内終端

 

  • 単純な並列終端

      単純な並列終端方式では、終端抵抗器 (RT) をラインのインピーダンスに等しくします。効果的にするため、終端抵抗器は可能な限り負荷の近くに配置します。図 1 を参照してください。

       

      図 1. 単純な並列終端

      Figure 1. Simple Parallel Termination

      RT からレシーバのピンとパッドへのスタブ長は、可能な限り短くします。スタブ長が長いと、レシーバのパッドから反射が発生し、信号が劣化します。ターミネータとレシーバの間に長い終端ラインが必要なデザインでは、抵抗器の配置が重要になります。終端ラインが長い場合は、フライバイ終端を使用してください (図 2 を参照)。

       

      図 2. 単純な並列フライバイ終端

      Figure 2. Simple Parallel Fly-By Termination

 

  • テブナン並列終端

      テブナン分圧器を使用する並列終端方式もあります (図 3 を参照)。終端抵抗は R1 と R2 に分割します。これらを合成するとライン・インピーダンスに等しくなります。この方式ではソース・デバイスからの電流は減りますが、VCC と GND の間が抵抗器で接続されるため、電源電流が増えます。

       

      図 3. テブナン終端

      Figure 3. Thevenin Termination

      スタブ長は信号の立ち上がりおよび立ち下がり時間によって左右され、最短に保つ必要があります。終端素子とレシーバとの間に長い終端ラインが必要なデザインでは、フライバイ終端またはテブナン・フライバイ終端を使用します。図 3 および 4 を参照してください。

       

      図 4. テブナン・フライバイ終端

      Figure 4. Thevenin Fly-By Termination

 

  • アクティブ並列終端

      図 5 は、終端抵抗器 (RT = Z0) がバイアス電圧 (VBIAS) に接続されているアクティブ並列終端方式です。この方法では、出力ドライバが High および Low レベル信号から電流を引き出せる電圧が選択されます。ただし、この方法では、出力遷移速度に合わせて電流をシンク/ソース可能な独立した電圧源が必要です。

       

      図 5. アクティブ並列終端

      Figure 5. Active Parallel Termination

      図 6 にアクティブ並列フライバイ終端方式を示します。

       

      図 6. アクティブ並列フライバイ終端

      Figure 6. Active Parallel Fly-By Termination

 

  • 直列 RC 並列終端

      直列 RC 並列終端方式では、抵抗器とコンデンサ (つまり、直列 RC) ネットワークを終端インピーダンスとして使用します。終端抵抗器 (RT) は Z0 と等しくなります。コンデンサは、一定の DC 電流をフィルタリングできるだけの容量がなければなりません。ただし、コンデンサの容量が大きすぎると、信号の遅延がデザインのしきい値を超える場合があります。

      容量が 100 pF 以下のコンデンサは終端の効果を弱めます。コンデンサは、低周波信号を阻止し、高周波信号を通過させます。したがって、グランドへの DC パスがないので、RT の DC 負荷効果によってドライバに影響を与えることはありません。直列 RC 終端方式では、バランスのとれた DC 信号 (すなわち、信号のオン時間とオフ時間が半分ずつ) を与えることが必要です。複数の負荷がある場合は、一般的にAC 終端を使用します。図 7 を参照してください。

       

      図 7. 直列 RC 並列終端

      Figure 7. Series-RC Parallel Termination

      図 8 に直列 RC 並列フライバイ終端を示します。

       

      図 8. 直列 RC 並列フライバイ終端

      Figure 8 Series-RC Parallel Fly-By Termination

 

  • 直列終端

      直列終端方式では、抵抗器は各負荷のインピーダンスとマッチングするのではなく、信号源のインピーダンスとマッチングさせます (図 9 を参照)。RT と出力ドライバのインピーダンスの合計は、Z0 と等しくなければなりません。アルテラのデバイスの出力インピーダンスは低いので、直列抵抗器を追加して、信号源をラインのインピーダンスにマッチングする必要があります。直列終端の利点は、わずかな電力しか消費しないことです。これに対し欠点は、RC 時定数が増大するため、立ち上がり時間が長くなることです。したがって、高速デザインでは、直列終端方式を使用する前に、アルテラの入出力バッファ情報仕様 (IBIS) モデルを使用してレイアウト前のシグナル・インテグリティのシミュレーションを実行する必要があります。

       

      図 9. 直列終端

      Figure 9. Series Termination

 

  • 差動ペア終端

      差動信号 I/O 規格では、受信デバイスの場所で信号間に終端抵抗器を配置することが必要です (図 10 を参照)。LVDS および LVPECL 規格では、終端抵抗器がバスの差動負荷インピーダンス (標準値 100 Ω) とマッチングする必要があります。アルテラの Stratix® デバイス・ファミリと Mercury™ デバイスには、チップ内終端オプションがあります。チップ内終端を使用すると、必要なボード・スペースが減少します。

       

      図 10. 差動ペア (LVDS および LVPECL) 終端

      Figure 10. Differential Pair (LVDS and LVPECL) Termination

      図 11 に、LVDS および LVPECL 規格の差動ペア・フライバイ終端方式を示します。

       

      図 11. 差動ペア (LVDS および LVPECL) フライバイ終端

      Figure 11. Differential Pair (LVDS and LVPECL) Fly-By Termination

      3.3 V PCML は、トランスミッタで 2 個の並列 100 Ω 終端抵抗器を、レシーバで 2 個の並列 50 Ω 終端抵抗器を使用します (図 12 を参照)。終端電圧 (VT) は、VCCIO 電圧 (3.3 V) と同じです。

       

      図 12. 差動ペア (3.3 V PCML) 終端

      Figure 12. Differential Pair (3.3 V PCML) Termination

      図 13 に、3.3 V PCML の差動ペア・フライバイ終端方式を示します。

       

      図 13. 差動ペア (3.3 V PCML) フライバイ終端

      Figure 13. Differential Pair (3.3 V PCML) Fly-By Termination

 

  • チップ内終端

      Stratix デバイス・ファミリは、いくつかの I/O 規格の終端をサポートするように設計したオンチップ抵抗器を備えています。オンチップ抵抗器は、ボード・スペースを解放し、信号配線の自由度を高め、ボード・デザイン作業を簡素化します。また、オンチップ抵抗器を使用すると、スタブの反射が減少します。この結果、Stratix 直列デバイスはより良い負荷終端やソース終端を実現するので、シグナル・インテグリティが向上します。

      Stratix シリーズのデバイスが持つすべてのトランシーバには、チャネルごとにプログラマブルな内部終端抵抗器があり、これらは、50、60、または 75 Ω のシングルエンド抵抗器にプログラムできます。差動モードでは、抵抗器が 100、120、または 150 Ω 終端を生成します。図 14 と 15 に、レシーバとトランスミッタのチップ内終端方式を示します。I/O 規格によって必要な終端抵抗器は異なるので、プログラマブル内部終端抵抗器が役立ちます。例えば、XAUI および Infiniband アプリケーションでは 100 Ω 差動終端が必要ですが、ギガビット・イーサネットとファイバ・チャネルでは 150 Ω 差動終端が必要です。

       

      図 14. レシーバのチップ内終端

      Figure 14. Receiver On-Chip Termination

      レシーバで使用されているオンチップ抵抗器をバイパスして、外部抵抗器を使用することができます。

       

      図 15. トランスミッタのチップ内終端

      Figure 15. Transmit On-Chip Termination

 

  • 終端デザイン例

      回路ボード設計時の課題の 1 つは、使用する終端のタイプとその設置場所の決定です。このセクションは、カスタム・ボード・デザインに必要な終端タイプと可能な限り最適な配置場所を決定するために役立ちます。

      データまたはクロック回路に関連する伝送線路が適切に終端されていない場合、信号の反射が発生します。この例のデザインには、次のような特徴があります。

      このデザイン例では、伝送線路を終端する必要があるかどうかを判断し、必要がある場合はその方法を決定します。

       

      遅延の算出

      誘電率が εr の誘電体に埋め込まれた伝送線路を伝送される立ち上がり時間が 300 ps の信号の遅延を求めるには、次の式を使用します。

      ストリップライン構成の場合

      マイクロストリップ構成の場合

      FR-4 では、ストリップライン構成の伝送線路において、1 インチあたり約 180 ps の信号遅延が生じます。したがって、この伝送線路の信号速度は遅延の逆数 (5.5*10-9 インチ / 秒) になります。

       

      帯域幅の算出

      図 16 は、任意の瞬間 t の電圧が次の式のとおりであることを示しています。

       

      図 16. AC 回路の充電における特性電圧図

      Figure 16. Characteristic Voltage Plot for Charging of an AC Circuit

      曲線の 10% では、次のようになります。

      曲線の 90% では、次のようになります。

      10% の式を 90% の式で割ると、次のようになります。

      ここで、

      時定数変数は、次の式によって -3dB 周波数に関係付けられます。

      前の式から、時定数 r の式を求めることができます。

      時定数を電圧式に当てはめると、次が得られます。

      正弦波信号の帯域幅は、次の式で求めます。

      立ち上がり時間が Tr の信号の最高周波数成分は、この式で求める周波数を持ちます。

      前述の信号の立ち上がり時間は 300 ps でした。これは、信号の最高周波数成分が次の値であることを意味します。

      次の式に

      帯域幅と速度の数値を当てはめると、次の値が求まります。

      伝送線路が波長を 10 で割った数値より長い場合は、終端が必要です。このデザイン例では、伝送線路の長さが 2 インチなので終端が必要です。

       

      並列終端の使用

      並列終端は、伝送線路の両端または遠端だけに配置できます。終端は可能な限りソースまたはディスティネーションに近くに配置します。終端と伝送線路の端の間の伝送線路は、信号に対する容量性負荷として作用します。集積回路 (IC) 近くに終端を配置できない場合は、ピンの後に配置します (つまり、フライバイ構成)。

    • A 300-ps rise-time signal
    • Two-inch long transmission path between the source and the destination
    • delay = 85√εr ps per inch
    • delay = 85√(0.457εr+0.67) ps per inch
    • V = VFINAL(1–e–t/RC)
    • 0.1 VFINAL = VFINAL (1–e–t1/RC)
    • 0.9 = e–t1/RC
    • 0.9 VFINAL = VFINAL (1–e–t2/RC)
    • 0.1 = e–t2/RC
    • 9 = e(t2–t1)/RC
    • ln 9 = (t2–t1)/RC
    • 2.197 = (t2–t1)/RC
    • t2–t1 = Rise time of the signal (Tr) and RC = time constant = r
    • Frequency = 1/2 πr
    • r = RC = 1/2 πf
    • 2.197 = 2 πf Tr
    • f = 0.35/Tr
    • Bandwidth = 0.35/Tr
    • Bandwidth = 0.35/300 ps = 1.16 GHz
    • Speed = Frequency x Wavelength
    • 5.5 giga inches per second = 1.16 GHz x wavelength
    • wavelength = 4.74 in.
    • wavelength/10 = 0.474 in.
    • Reflection coefficient = (ZLOAD – Z0)/(ZLOAD + Z0)

 

  • TDR(Time Domain Reflectometry) と不連続性
    • TDR

        TDR (time domain reflectometry) は、伝送経路における不連続性を観察する手段です。TDR が伝送媒体を介してパルスを送信します。エネルギーのパルスが伝送経路の終端または伝送経路内の不連続性のある個所に到達すると、反射が発生します。これらの反射により、不連続性の大きさと場所を特定することができます。このセクションでは、TDR について解説します。

        図 1 は、PCB に接続されていないケーブルの TDR 電圧図です。中央の線は、長さ 1 m の 50 Ω ケーブルです。パルスは A 地点で始まって (Z0 = 50 Ω) ケーブルを伝送され、伝送線路の終点 (B 地点) で止まります。伝送線路の終点は開いているので、無限大のインピーダンス、ZLOAD = α が存在します。したがって、この負荷の反射係数は次の式で求められます。

        信号全体が反射します。B 地点では、信号の振幅が 2 倍になります。図 1 を参照してください。

         

        図 1. PCB にケーブルを接続していない状態の TDR 電圧図

        Figure 1. TDR Voltage Plot with Cable Not Connected to PCB

        同じ長さのケーブルを SMA コネクタを介して PCB に接続すると、図が変化します。図 2 を参照してください。SMA コネクタの性質は誘導性よりも容量性が優勢なので容量性負荷として作用し、TDR 図ではディップが現れます。

         

        図 2. PCB にケーブルを接続した状態の TDR 電圧図

        Figure 2. TDR Voltage Plot with Cable Connected to PCB

        図 3 は、SMA コネクタの曲線の拡大図です。TDR 解析のために送信されるパルスの立ち上がり時間は非常に短い (約 20 ps) ので、TDR 電圧図には伝送経路上のすべての不連続性が示されます。

        SMA は伝送経路上の容量性の不連続性なので、電圧図の信号はディップを作ります。理想的な伝送線路のインピーダンスは、次の式で定義されます。

        したがって、キャパシタンスが増加すると、インピーダンスは減少します。不連続性が誘導性である場合は、インピーダンスが増加し、TDR 図では隆起として表れます。キャパシタンスとインダクタンスは、TDR 図の曲線から計算できます。図 3 のようにディップがある場合は、キャパシタンスを計算できます。

         

        図 3. PCB の SMA コネクタ周辺部分の TDR 電圧図

        Figure 3. TDR Voltage Plot for the Section Around the SMA Connector on PCB

        TDR 図のディップを近似する等価回路は、図 4 に示すようなグランドへのコンデンサです。

         

        図 4. 容量性の不連続性のある伝送線路の等価回路

        Figure 4. Equivalent Circuit for a Transmission Line with Capacitive Discontinuity

        この種の回路の RC 式は次のとおりです。

        2 本の伝送線路は、互いに並列であるかのように動作します。

        電圧の変化 (ΔV) と立ち上がり時間 (Tr) は、曲線から求めることができます。これらの値は式に代入できます (つまり、Z0 = 50 Ω)。

        この式から RC 時定数を求めます。また、曲線を使用して RC 時定数の近似値を求めることもできます。立ち上がりの 0% ~ 63% が RC です。RC を求めた後は、それを使用してキャパシタンス (信号が示した不連続性) を求めることができます。

        不連続性の性質がより誘導性に見える (つまり、曲線が上昇する) 場合、信号は図 5 のような回路を通過したことになります。伝送線路が分割され、その間に誘導性の不連続性が生じます。

         

        図 5. 誘導性の不連続性のある伝送線路の等価回路

        Figure 5. Equivalent Circuit for a Transmission Line with Inductive Discontinuity

        次の2 つの式から誘導性の不連続性 (L) を求めます。

        インダクタンス値を求めるには、次の式で Z0 = 50 Ω を使用します。

        図 6 は、PCB 伝送経路の断面を示したもので、多くの不連続性が見られます。

         

        図 6. PCB の断面における TDR 電圧図の例

        TDR 図が図 7 に近い場合は、電圧のディップを計算に入れることにより、SMA コネクタによって生じる容量性の不連続性を計算します。

         

        図 7. PCB の一部分の TDR 図

         

        次の式の Tr と V は、

        図 8 の曲線から求めることができます。

         

        図 8. SMA の TDR 図

        この例では、次の式が成立します。

        この式から次の式が得られます。

        このセクションの例は、シミュレータで不連続性をモデル化するときに使用できます。ただし、TDR を使用して不連続性の寄生容量を抽出するのではなく、2D および 3D フィールド・ソルバで不連続性をモデル化できます。

      • 反射係数 = (ZLOAD – Z0)/(ZLOAD + Z0)
      • この場合の反射係数は、(α– 50)/(α + 50) = 1 です。
      • Z0 = √(L/C)
      • R = Z0/2
      • RC = Z0C/2
      • (ΔV/250 mV) = 1 - (Tr /2RC)
      • R = 2Z0
      • L/R = L/2Z0
      • (ΔV/250 mV) = 1 - (Tr x Z0 /L)
      • (ΔV/250 mV) = 1 - (Tr /2RC)
      • RC = (Tr x 250 mV)/2 (250 mV - ΔV) = 29.9 ps
      • RC = Z0C/2
      • If Z0 = 50 Ω, then C = 1.196 pF

     

    • 伝送経路に関係する不連続性

        伝送経路での不連続性は、信号を劣化させます。立ち上がりが高速の信号のほうが、立ち上がりが低速の信号よりも多く劣化します。よって、高速ボード・デザインでは、慎重なプランニングにより不連続性に関連する問題を回避する必要があります。このセクションでは、伝送経路に関係する誘導性と容量性の不連続性について説明します。

       

      • 誘導性の不連続性

          図 9 は、2 つの異なる SMA コネクタの TDR 電圧図です。SMA コネクタの片側は 50 Ω、反対側は 58 Ω です。領域内ではインダクタンスが増加するため、曲線は上向きです。

          図 9 の 2 つの曲線は、SMA コネクタによる 2 つの異なる不連続性を表しています。ピークの高い方の曲線は、約 3.8 nH の誘導性を伴う、大きい不連続性を持つコネクタを表しています。ピークの低いほうの曲線は、約 2.6 nH の誘導性を伴う、小さい不連続性を持つコネクタを表しています。このグラフから、両曲線の不連続性のインダクタンスを計算できます。

           

          図 9. SMA コネクタのインピーダンス曲線

          Figure 9. Impedance Curves for SMA Connectors

          図 9 は、2 つのSMA コネクタを介して伝送される 3.125 Gbps 信号を示しています。この信号の立ち上がり時間は、約 70 ps です。

          図 10 は、信号が低インダクタンス (2.6 nH の不連続性) SMA コネクタを通過するときのアイ開口図です。アイ開口は 336 mV、ジッタは 20 ps です。

           

          図 10. 低インダクタンス SMA コネクタのアイ開口とアイ開口の拡大図

          Figure 10. Lower-Inductance SMA Connector Eye Opening and Expanded View of the Eye Opening

          アイの拡大図 (図 10) を見ると、ジッタをより細かく確認できます。ピーク・トゥ・ピーク・ジッタの値は約 20 ps です。

          図 11 は同じ信号のアイ開口図ですが、ここでは、高インダクタンス SMA コネクタにより信号が 3.8 nH の誘導性の不連続性を通過しています。アイ開口は、約 332 mV です。図を比較すると、図 11 のほうが図 10 よりジッタが多いことがわかります。

          アイの拡大図 (図 11) を見ると、ジッタをより細かく確認できます。ピーク・トゥ・ピーク・ジッタの値は約 24 ps です。

           

          図 11. 高インダクタンス SMA コネクタのアイ開口とアイ開口の拡大図

          Figure 11. Higher-Inductance SMA Connector Eye Opening and Expanded View of the Eye Opening

          誤ったタイプのコネクタを使用した場合や、他の形の誘導性の不連続性が伝送経路に加わった場合は、ジッタが増加し、アイ開口が縮小します。立ち上がり時間の短い信号では、ジッタ現象の増加は深刻な問題となります。また、信号に対してより多くのストレスがかかると (つまり、ランダムなストレス)、ジッタがより顕著になります。

       

      • 容量性の不連続性

          このセクションでは、伝送経路に部品が存在するときに通常発生する、容量性の不連続性の影響を説明します。

          図 12 の 2 つのコネクタ図は容量性負荷を示しています。1 つは容量性の低い不連続で、もう 1 つは容量性の高い不連続です。負荷のキャパシタンス (C) は、次の式で計算できます。

          3.125 Gbps 信号 (擬似ランダム・バイナリ・シーケンス (PRBS) パターン) は、容量性の低いコネクタ (1.2 pF) として見なせる 1 つ目のコネクタを通って送信されます。アイ開口とジッタは他方のコネクタで観察します。

           

          図 12. 容量性の不連続性の影響を示す低容量性の負荷コネクタと高容量性の負荷コネクタ

          Figure 12. Lower- and Higher-Capacitive Load Connectors Illustrating the Effects of Capacitive Discontinuity

          図 13 は、1.2 pF の不連続性を発生させるコネクタによるアイ開口を示しています。アイ開口は、330 mV の差動電圧です。アイの拡大図では、ピーク・トゥ・ピーク・ジッタが約 27 ps になっています。

           

          図 13. 低キャパシタンス・コネクタのアイ開口とアイ開口の拡大図

          Figure 13. Lower-Capacitance Connector Eye Opening and Expanded View of the Eye Opening

          図 13 は、容量性の高いコネクタと見なされる 2 つ目のコネクタを通して送信される 3.125 Gbps PRBS パターンを示しています。アイ開口とジッタは他端で観察します。

          図 14 は、キャパシタンスが 2.9 pF の SMA コネクタを通過する同じ信号のアイ開口を示しています。アイ開口は、約 280 mV の差動電圧です。アイ開口の拡大図では、ピーク・トゥ・ピーク・ジッタが 43 ps になっています。

           

          図 14. 高キャパシタンス・コネクタのアイ開口とアイ開口の拡大図

          Figure 14. Higher-Capacitance Connector Eye Opening and Expanded View of the Eye Opening

          伝送経路上にコネクタとコンポーネントを追加することはできるだけ避ける必要があります。コネクタが必要な場合は、伝送経路上で誘導性や容量性の不連続性の発生が最小であるものを選択します。2.9 および 1.2 pF コンデンサを通過する 3.125 Gbps 信号へのジッタと振幅の影響は、非常に重要です。アイ開口は振幅差 50 mV を示し、拡大図はピーク・トゥ・ピーク・ジッタ差 16 ps を示しています。

        • ρ = RC = (Z0C/2)

       

      • ビアの不連続性

          ビアはエッジの速度を低下させ、反射の原因となるので、トレース配線時にはできるだけビアと層の変更を避けてください。ビアには誘導性と容量性の両方の性質がありますが、容量性が優勢です。差動信号を使用するデザインでは、ビアが必要です。ただし、非反転信号と反転信号が同じ不連続性を通過するように、差動ペアの各信号についてビアを同じ構成にする必要があります。これにより、ビアで生じる不連続性による信号のばらつきはコモン・モードとなります。差動モードの不連続性は、ダイナミック・レンジ縮小の原因となります。

          ブラインド・ビアは、フルサイズ・ビアと比較すると、より高価ながら小型であり、不連続性としての作用が少なくなります。ブラインド・ビアは PCB を貫通せず、ビアによる不連続性を抑制するように設計されています。フルサイズ・ビアの使用時に性能を向上させるには、ビアを伝送線路と直列で使用します。ビアがハンギングした状態で残された部分は、容量性スタブとして作用します。

          図 15 は 18 層のボードを示しています。層 1、3、および 16 は信号層です。トレースを、層 3 を通って配線するのではなく、層 1 から層 16 に配線します。層 3 で止まるトレースを配線すると、ハンギング状態のまま残されたビアの部分は、容量性スタブとして作用します。

          図 15. トレース・スタブを含む 18 層のボード

          Figure 15. Eighteen-Layer Board with Trace Stub

          ビアに対する容量性スタブの影響は、ボード・デザインに次のものが含まれる場合に、より顕著になります。

          容量性スタブを含む厚さ 93 mil のボードによる 3.125 Gbps 信号に対する影響は、同じ周波数で動作する厚さ 200 mil のボードより少なくなります。よって、ボードが厚すぎる場合、ビアは (3.125 Gbps において) シグナル・インテグリティに影響を与えると言えます。

          パッドは互いの間で並行プレートによるキャパシタンスを発生させるので、可能であれば、ビアおよびビア・スタブを避け、ビア上の不要なパッドは取り除きます。厚さ 100 mil のボードを設計する場合は、3.125 Gbps 信号用のビアをバックドリルする必要はありません。ただし、100 mil よりある程度厚みのあるボードでは、バックドリルが推奨される場合もあります。

          伝送線路上の電流は、磁界を生じます。リファレンス構造では、磁力線がリターン電流を誘導します。リファレンス・プレーンに面した幅の広い面が伝送線路にある場合、リターン電流のほとんどは、伝送線路の下の、リファレンス・プレーンの表皮厚部分を流れます。表皮厚の値は、次の式で計算できます。

          ここで、

          リファレンス・プレーンの任意の地点 x の電流密度は、次の式で計算できます。

          ここで、

          リターン電流に対しては適切な経路を設ける必要があります。図 16 は、差動信号ペア (赤と緑で示す構造) のために層を (層 1 から層 13 へ) 変更した様子を示しています。信号は A 地点 (図 16) で始まり、B 地点 (図 18) に伝送されます。

          図 16 ~ 18 は、信号ラインに対してソリッド・リファレンス・プレーン (水色で示す構造) が設けられていることを示しています。

          必要な場合は、GND アイランドを作成します。GND アイランドを作成するときには、プレーンを基準とする他の信号がスプリットを通過しないようにします。信号がスプリットを通過すると、ループが増加し、その領域のインダクタンスも増加します。

           

          図 16. 層の変更

          Figure 16. Layer Changes

          層が変わる位置では、リターン電流経路に GND ビアを設ける必要があります。リターン経路に GND ビアがない場合、リターン電流は最も近い経路を探しますが、経路が十分近くない場合もあります。このシナリオでは、電流がより長い経路を通り、ループが大きくなります。ループを通過する磁束線数により、ループが大きくなるとインダクタンスも増加します。図 16 に示すビアは 2 つだけですが、信号ビアを囲むビアを増やすことを推奨します。

          図 17 は、図 16 の層変更を側面から見た図です。信号は層 1 から層 13 に伝送されます。各層にはビア・パッドがあります。パッド間には並行プレートによるキャパシタンスがあるので、不要なパッドにより容量性負荷が増大します。このため、伝送線路にビアを直接接続するパッド以外のすべてのパッドは取り除いてください。

           

          図 17. 層の変更の側面図

          Figure 17. Side View of Layer Changesard with Trace Stub

          図 18 では、GND アイランドによって、信号に適したリファレンス経路を提供しています。過度の不連続性を避けるために、GND ビア (水色で示す構造) が使用されています。

          図 18 の PCB には十分な GND ビアがないので、信号ビアの周囲に GND ビアを追加して、2 つの信号ラインに均等に分散させる必要があります。図 18 では、差動ペアの片側にのみ、近い GND ビアがあります

           

          図 18. B 地点への伝送経路

          Figure 18. Transmission Path to Point B

          図 19 は、厚さ 93 mil の Stratix® GX 開発ボードのサンプル・ビアを含む TDR 図です。このビアは、0.7 pF の容量性の不連続性を持つと見なすことができます。このビアは、18 層ボードの層 1 と層 13 にある 2 つの伝送線路を接続します。

           

          図 19. 厚さ 93 mil のボードのビアに起因する容量性の不連続性

          Figure 19. Capacitive Discontinuity Due to a Via on a 93-mil Thick Board

        • 信号速度がより高速
        • より厚いボード
        • 必須ではない余分なビア・パッド
        • 表皮厚さ = 1/√(πƒµoµrσ)
        • ƒ = 周波数
        • µo = 真空の透磁率
        • µr = 比透磁率
        • σ = 材料の伝導性
        • Ix = Ioe -x/do
        • Ix = x における電流密度
        • Io = 表皮厚における電流密度
        • x = 表面からの距離
        • do = 表皮厚

       

      • 伝送経路に関係する直角ベンド

          伝送線路でのインピーダンスの不連続性を最小にするには、直角ベンドの使用を避けます。ベンド部では、有効伝送線路幅が増加し、その結果インピーダンスの不連続性が生じてキャパシタンスが増加します。

          90° ベンドではなく、45° マイター・ベンドを使用します。45° マイター・ベンドは、インピーダンスの不連続性を最小に抑えることによって、信号の反射を低減します。また、直角ベンドはアンテナと見なすこともできます。図 20 は、FR-4 誘電体 (εr = 4.1、損失正接 = 0.022) に埋め込まれている、50 Ω インピーダンス用の寸法を持つ、 60 mil の伝送線路を示しています。90° と 45° ベンド (図 21 を参照) のトレースを SPICE モデルを使用してシミュレートしています。寄生要素は、3D フィールド・ソルバで抽出します。

           

          図 20. 伝送線路の 90° ベンド

           

          図 21. 伝送線路の 45° ベンド

          図 22 はボードの断面図です。

           

          図 22. ボードの断面図

          1 ns (立ち上がり時間) 信号をトレースの一端に供給し、他端で出力を観察します。余分な容量性負荷が原因で、90° ベンドの出力は若干遅延し、リンギングが増加しています。長いトレースその他のストレスの多い条件でドライブすると、わずかなリンギングでも致命的です。例えば、ほぼ閉じたアイにさらにクロージャが加わると、レシーバがデータ・ビットを認識できない場合が生じます。90° ベンドは、3.125 Gbps で動作する信号には、より深刻な影響与えます。図 23 は、ベンドが信号に与える影響を示しています。

           

          図 23. ベンドが信号に与える影響

          Figure 23. Effects of Bends on Signals

  • グランド・バウンス

      デジタル・デバイスの高速化に伴い、出力スイッチング時間が短縮されます。スイッチング時間が短いと、デバイスが負荷キャパシタンスを放電する際に出力内で過渡電流が増加します。デバイスの複数の出力がロジック・ハイからロジック・ローに同時にスイッチングするときに発生するこれらの大電流により、グランド・バウンスと呼ばれるボード・レベルの現象が発生する場合があります。

      グランド・バウンスの原因には多くの要素があります。このため、考えられるすべての PCB 環境に対するグランド・バウンスの大きさを予測できる標準的なテスト方法はありません。各条件と各デバイスのグランド・バウンスへの相対的な寄与率は、プログラマブル・ロジック・デバイス (PLD) でのグランド・バウンスの大きさに影響を与える一般的な条件である負荷キャパシタンス、ソケットのインダクタンス、およびスイッチング出力数などの条件を使用してデバイスをテストすることで決定します。

       

      デザイン・ガイドライン

      グランド・バウンスを抑制するには、アルテラは次のデザイン手法を推奨します。

       

      図 1. コンデンサ・パッドに接続するビアの推奨位置

      Figure 1. Suggested Via Location that Connects to Capacitor Pad

      これらのデザイン・ガイドラインは情報を提供し、さまざまな PCB 条件で動作する高速ロジック・デザインに役立ちます。

    • できるだけ多くの VCC/GND ペアにデカップリング・コンデンサを追加します。
    • デカップリング・コンデンサは、デバイスのパワー・ピンとグランド・ピンのできるだけ近くに配置します。
    • アルテラ®のデバイス・ピンの負荷を最小にするために、カウンタの出力に外部バッファを追加します。
    • 使用していない I/O ピンを出力ピンとして設定し、出力を Low に駆動します。この構成は仮想グランドとして機能します。この Low 駆動出力ピンを GNDINT やボードのグランド・プレーンに接続します。
    • 使用していない I/O ピンは、「プログラマブル・グランド」ビット (I/O セルあたり 1 ビット) をプログラミングすることにより、グランドに駆動できます。こうすることで、マクロセルを犠牲にせず、埋め込みマクロセルとして使用できます。
    • 速度が重要でない場合は、低スルー・レート・ロジック・オプションをオンにします。
    • 外部デバイスで負荷をバッファリングするか、バスを駆動するデバイスの数を減らし、負荷キャパシタンスを制限します。
    • できるだけソケットをなくします。
    • 同時にスイッチングする可能性のある出力の数を減らすか、デバイス全体に均等に分散します (または、この両方を行います)。
    • スイッチング出力をパッケージのグランド・ピンに近付けます。
    • スイッチング・ピンの横にプログラマブル・グランドを作成します。
    • プルアップ抵抗器をなくすか、プルダウン抵抗器を使用します。
    • 別々の VCC とグランド・プレーンを提供するマルチレイヤ PCB を使用します。
    • 各スイッチング出力に適切な直列抵抗器を追加し、各出力への電流を制限します。
    • 短時間だけ変化するピンからの影響を受けない、同期デザインを作成します。
    • 出力ピンのローカル・バウンスを最小限に抑えるように I/O ピンを割り当てます。
    • パワー・ピンとグランド・ピンを隣同士に配置します。電流はパワー・ピンとグランド・ピンで逆方向に流れるため、相互インダクタンスによって総インダクタンスが減少します。
    • より大きいビアでコンデンサ・パッドをパワー・プレーンとグランド・プレーンに接続し、デカップリング・コンデンサのインダクタンスを最小化します。
    • ビアとコンデンサ・パッド間で幅広く短いトレースを使用するか、コンデンサ・パッドの隣にビアを配置します。図 1 を参照してください。
    • 表面実装コンデンサを使用し、リード・インダクタンスを最小にします。
    • 実効直列抵抗 (ESR) が小さいコンデンサを使用します。ESR は 400 Ω未満にします。
    • 各 GND ピンおよびビアは、グランド・プレーンに個々に接続します。
    • アルテラは、ボード上に特別なキャパシタンスを追加するために、各パワー (VCC) プレーンに隣接してグランド・プレーンを配置することを推奨します。この配置によりリード・インダクタンスがゼロになり、ESR は生じません。 2 つのプレーン間の誘電体の最大厚は 5 mil です。

 

  • グランド・バウンスの解析

      図 2 は、グランド・バウンスを解析するための単純なモデルです。デバイスから駆動される外部コンポーネントは、そのデバイスへのキャパシタンス負荷 (C1 ~ Cn) として作用します。これらの容量性負荷は、次の式で求められる電荷を蓄えます。

       

      図 2. グランド・バウンスのモデル

      Figure 2. Ground Bounce Model

      デバイスの環境とグランド・パスには、(図 2 に L1、L2、および L3 として示されている) 固有のインダクタンスがあります。L1 は、デバイスのダイからパッケージ・ピンへのボンド・ワイヤのインダクタンスとピン自体のインダクタンスです。L2 は、デバイスのグランド・ピンと PCB 間の接続メカニズムのインダクタンスです。このインダクタンスは、ソケットを介してデバイスを PCB に接続するときに最大になります。L3 は、デバイスと、電源のリファレンス・グランドが接続される PCB の場所との間の PCB トレースのインダクタンスです。

      グランド・バウンスは、複数の出力が High から Low にスイッチングされるときに発生します。この遷移により負荷キャパシタンスに蓄えられていた電荷が、デバイスに流れ込みます。電流の突入 (di/dt) がデバイスを出てインダクタンス (L) を通りボードのグランドに到達し、式 V = L × (di/dt) で決定される電圧 (V) を発生させます。ボードのグランドとデバイスのグランド間のこの電圧差により、Low 出力またはクワイエット出力に対する相対グランド・レベルが一時的に上昇、つまりバウンスします。電流の突入は短いものの、バウンスは PCB の他のデバイスをトリガするほど大きくなる場合もあります。

      同期デザインでは、次のクロック・エッジの前に同期出力が安定するために十分な時間があるので、グランド・バウンスが問題になることはあまりありません。また、シンクロナス回路がクワイエット出力の電圧スパイクによって誤トリガされる可能性は低くなります。

      スイッチング出力とクワイエット出力の容量性負荷は、グランド・バウンスに異なる影響を与えます。

    • Charge (Q) = [voltage (V) × capacitance (C)]

 

  • スイッチング出力

      スイッチング出力の容量性負荷が増加すると、瞬時スイッチングに使用できる電荷の量が増加し、ひいてはグランド・バウンスが大きくなります。デバイスによっては、負荷がデバイス出力あたり約 100 pF に達するまで、容量性負荷によりグランド・バウンスが増加します。この時点で、デバイス出力バッファが最大通電容量に到達し、誘導性の要素が優勢になります。

      容量性負荷を低減させ、結果的にグランド・バウンスを抑える方法の 1 つは、デバイスのスイッチング出力をバス・ドライバの集積回路 (IC) に接続することです。この IC の出力は大きな容量性負荷を駆動し、デバイスの負担を軽減して、デバイスのクワイエット出力のグランド・バウンスを最小化します。

      一部のバス・アプリケーションは、プルアップ抵抗器を使用して、バスのデフォルトの High 値を発生させます。これらの抵抗器は、最大電圧まで負荷キャパシタンスを充電します。結果として、駆動デバイスは、より高いレベルのグランド・バウンスを発生させます。グランド・バウンスが懸念事項となるアプリケーションのプルアップ抵抗器をなくすか、またはプルダウン抵抗器を代わりに使用するバス・ロジックを設計してください。

      グランド・バウンスにはスイッチング出力数も影響します。スイッチング出力数が増加すると、蓄えられている全電荷も増加します。全電荷は、各スイッチング出力で蓄えられる電荷の合計です。したがって、スイッチング出力数が増加すると、グランドにシンクする必要がある電流の量が増加します。グランド・バウンスは、スイッチングしている出力が増加するごとに、40 ~ 50 mV も増加する場合があります。

      アルテラのデバイスでは、これらの影響を弱めるために、VCC とGND ピンの複数のペアを設けています。スイッチング出力をグランド・ピンに近付け、同時スイッチング出力をデバイス全体に分散させることにより、グランド・バウンスを低減させます。

      スイッチング・ピンをグランド・ピンの横に配置するだけではなく、グランドのみを駆動する出力ピンをデザインで作成することにより、プログラマブル・グランド・ピンを作成します。ボードのグランドにこの出力ピンを接続することにより、デバイスのグランドは、グランド・バウンスの低減に役立つボードのグランドへの別の接続を持ちます。

      アルテラの多くのデバイスでは、出力ドライバのスルー・レートを選択できます。すべてまたはほとんどのドライバで低スルー・レート・オプションをオンにすると、ドライバの速度が低下し、di/dt が減少して、グランド・バウンスが低減されます。

      グランド・バウンスをさらに低減するには、デザインにおいて同時にスイッチングできる出力数を制限します。カウンタなどの機能では、標準的なシーケンシャル・バイナリ・コードではなく、一度に 1 ビットだけがスイッチングされるグレー・コードを使用します。

      極端な場合は、高速ロジック・デバイスの各スイッチング出力に直列に抵抗器を追加することで、各出力への電流を制限し、許容範囲のレベルにグランド・バウンスを低減できます。

 

  • クワイエット出力

      クワイエット出力の容量性負荷の増加はローパス・フィルタリングとして機能し、グランド・バウンスを弱める効果があります。クワイエット出力の容量性負荷は、200 ~ 300 mV もグランド・バウンスを低減させることができます。ただし、クワイエット出力での容量性負荷の増加により、容量性負荷を持つピンがスイッチングする際に他のクワイエット出力で発生するノイズが増える場合があります。

 

  • リード・インダクタンスの最小化

      VCC とグランド・プレーンが別々にある多層 PCB を使用すると、PCB トレースのインダクタンスにより発生するグランド・バウンスも低減できます。VCC とグランド電源をワイヤラッピングすると、通常、グランド・バウンスの量が増加します。望ましくないインダクタンスを抑制するため、インダクタンスの低いバイパス・コンデンサを、VCC 電源ピンとボードのグランド・プレーン間に、パッケージの電源ピンのできるだけ近くに配置します。アルテラは、グランド・バウンスを低減するため、0.01 μF ~ 0.1 μF の ESR が小さいデカップリング表面実装コンデンサを並列で使用することを要求しています。これらのコンデンサに並列に 0.001 μF コンデンサを追加すると、高周波数ノイズ (>100 MHz) がフィルタリングされます。

      詳細については、Minimizing Ground Bounce & VCC Sag white paper (英語版 ・ PDF) を参照してください。

 

  • 伝送線路を理解する

      伝送線路は、抵抗 (R)、インダクタンス (L)、およびキャパシタンス (C) が混在して分布するトレースです。伝送線路レイアウトには以下の 2 種類があります。

      図 1 はマイクロストリップ・レイアウトを示しています。これは、PCB の最上層または最下層で配線されるトレースであり、電圧リファレンス・プレーン (パワーまたは GND) が 1 つだけあります。図 2 は、PCB の内層で配線されているトレースを使用し、2 つの電圧リファレンス・プレーン (パワーや GND) を持つストリップライン・レイアウトを示しています。

       

      図 1. マイクロストリップ伝送線路レイアウト

      Figure 1. Microstrip Transmission Line Layout

       

      図 2. ストリップライン伝送線路レイアウト

      Figure 2. Stripline Transmission Line Layout

      図 1 と 図2 の注:

    • マイクロストリップ
    • ストリップライン
    • W = トレースの幅、T = トレースの厚さ、H = トレースとリファレンス・プレーンの間の高さ
    • W = トレースの幅、T = トレースの厚さ、H = トレースと 2 つのリファレンス・プレーンの間の高さ

 

  • インピーダンスの計算

      PCB の回路トレースはすべて特性インピーダンスを持ちます。このインピーダンスは、トレースの幅 (W)、トレースの厚さ (T)、使用材料の誘電率 (εr)、およびトレースとリファレンス・プレーン間の高さ (H) によって決まります。

    • イクロストリップのインピーダンス

        PCB の外層に配線され、その下にリファレンス・プレーン (GND または VCC) が配置された回路トレースにより、マイクロストリップのレイアウトが構成されます。マイクロストリップ・トレース・レイアウトのインピーダンスは、次の式で計算します。

        一般的な値として W = 8 mil、H = 5 mil、T = 1.4 mil、εr、および (FR-4) = 4.1 を使用して、マイクロストリップのインピーダンス (Z0) を求めると、次のようになります。

        式の測定単位は mil です (1 mil = .001 インチ)。また、銅 (Cu) トレースの厚さ (T) は通常オンスで測定します (1 oz = 1.4 mil)。

        図 3 は、式の値を使用し、誘電体の高さとトレースの厚さを一定にした場合の、マイクロストリップ・トレースのインピーダンスとトレース幅 (W) の関係を示しています。

         

        図 3. トレース幅を変化させた場合のマイクロストリップ・トレースのインピーダンス

        Figure 3. Microstrip Trace Impedance with Changing Trace Width

        図 4 は、マイクロストリップ・トレースのインピーダンス計算式の値を使用し、トレースの幅とトレースの厚さを一定にした場合の、マイクロストリップ・トレースのインピーダンスと高さ (H) の関係を示しています。

         

        図 4. 高さを変化させた場合のマイクロストリップ・トレースのインピーダンス

        Figure 4. Microstrip Trace Impedance with Changing Height

        インピーダンスのグラフは、インピーダンスの変化がトレース幅に反比例し、グランド・プレーンからのトレースの高さと正比例することを示しています。/p>

        図 5 では、マイクロストリップ・トレースのインピーダンス計算式の値を使用し、トレースの幅と誘電体の高さを一定にした場合の、マイクロストリップ・トレースのインピーダンスとトレースの厚さ (T) の関係を示しています。図 5 は、トレースが厚くなると、トレースのインピーダンスが減少することを示しています。/p>

         

        図 5. トレースの厚さを変化させた場合のマイクロストリップ・トレースのインピーダンス

        Figure 5. Microstrip Trace Impedance with Changing Trace Thickness

      • Z0 = [(87/√(εr + 1.41)) ln [(5.98 ×H)/(0.8W + T)] Ω
      • Z0 = [(87/√(4.1+1.41)) ln (5.98×(5)/0.8(.8)=1.4)] Ω
      • Z0 ~ 50 Ω

     

    • ストリップラインのインピーダンス

        2 つの低電圧リファレンス・プレーン (パワーや GND) を持つ PCB の内層に配線されている回路トレースにより、ストリップライン・レイアウトが構成されます。ストリップライン・トレース・レイアウトのインピーダンスは、次の式で計算します。

        式 2:

        一般的な値として W = 9 mil、H = 24 mil、T = 1.4 mil、εr、および (FR-4) = 4.1 を使用してストリップラインのインピーダンス (Z0) を求めると、次のようになります。

        図 6 は、ストリップライン・トレースのインピーダンス計算式を使用し、ストリップライン・トレースの高さと厚さを一定した場合の、インピーダンスとトレース幅の関係を示しています。

         

        図 6. トレース幅を変化させた場合のストリップライン・トレースのインピーダンス

        図 7 は、ストリップライン・トレースのインピーダンス計算式を使用し、トレースの幅とトレースの厚さを一定にした場合の、ストリップライン・トレースのインピーダンスと誘電体の高さ (H) の関係を示しています。

         

        図 7. 誘電体の高さを変化させた場合のストリップライン・トレースのインピーダンス

        Figure 7. Stripline Trace Impedance with Changing Dielectric Height

         

        マイクロストリップのレイアウトと同様に、ストリップライン・レイアウトのインピーダンスもライン幅に反比例し、高さに正比例します。ただし、GND からのトレースの高さの変化による影響は、マイクロストリップのレイアウトよりもストリップライン・レイアウトのほうがかなり緩やかです。ストリップライン・レイアウトでは信号が FR-4 材料で挟まれるのに対し、マイクロストリップのレイアウトでは一方が開放されています。この露出のために、マイクロストリップのレイアウトに比べてストリップライン・レイアウトの実行誘電率が大きくなります。よって、同じインピーダンスを達成するには、ストリップライン・レイアウトではマイクロストリップのレイアウトよりも誘電体のスパンを大きくする必要があります。このため、インピーダンス・ラインを制御したストリップライン・レイアウトの PCB は、マイクロストリップのレイアウトの PCB より厚くなります。

        図 8 は、式 2 を使用し、トレース幅と誘電体の高さを一定にした場合の、ストリップライン・トレースのインピーダンスとトレース厚さの関係を示しています。図 8 は、トレースが厚くなると、特性インピーダンスが減少することを示しています。

         

        図 8. トレースの厚さを変化させた場合のストリップライン・トレースのインピーダンス

        Figure 8. Stripline Trace Impedance with Changing Trace Thickness

      • Z0 = [(60/√εr) ln (4H/0.67π(T+0.8w))] Ω
      • Z0 = [(60/√(4.1)) ln (4(24)/0.67π(1.4)=0.8(9))] Ω
      • Z0 ~50 Ω
  • 伝播遅延

      伝播遅延 (tPD) とは、信号がある地点から別の地点に到達するために必要な時間です。伝送線路の伝播遅延は、材料の誘電率の関数になります。

    • マイクロストリップのレイアウトの伝播遅延

        マイクロストリップ・トレース・レイアウトの伝播遅延は、次の式で計算します。

      • tPD(マイクロストリップ) = 1 インチあたり 85 √(0.475εr +0.67) ps
    •  

    • ストリップライン・レイアウトの伝播遅延

        ストリップライン・トレース・レイアウトの伝播遅延は、次の式で計算します。

        図 9 は、マイクロストリップおよびストリップライン・トレースの、伝播遅延と誘電率の関係を示しています。
        εr が増加すると、伝播遅延 (tPD) も増加します。

         

        図 9. マイクロストリップおよびストリップライン・トレースの伝播遅延と誘電率の関係

        Figure 9. Propagation Delay vs. Dielectric Constant for Microstrip and Stripline Traces

      • tPD(ストリップライン) = 1 インチあたり 85 √εr ps

 

  • 平面内導波路

      平面内導波路には、単純平面内導波路、接地平面内導波路、および接地差動平面内導波路の 3 種類があります。

    • 単純平面内導波路

        図 1 の単純平面内導波路は、主にマイクロ波システムで使用されます。この構造ではビアが不要で、受動または能動素子を信号経路に簡単に実装できるため、低損失の高速伝送線路を実現できます。単純平面内導波路では、基板の厚さ (H) を「無限」にして、フィールドが常に誘電体の外側にあるようにする必要があります。この構造は、2 つ目の層を持つことができないので、多層ボードでは使用できません。

         

        図 1. 単純平面内導波路

        Figure 1. Simple Coplanar Wave Guide

     

    • 接地平面内導波路

        接地差動平面内導波路は接地平面内導波路を差動信号用にしたもので、最大限のノイズ耐性が必要な高速デジタル・システムで使用されます。図 3 はこのトポロジーです。このトポロジーでは、接地平面内導波路と同じ制限が S と G に適用されます。

         

        図 2. 接地平面内導波路

        Figure 3. Grounded Differential Coplanar Wave Guide

     

    • 接地差動平面内導波路

        接地差動平面内導波路は接地平面内導波路を差動信号用にしたもので、最大限のノイズ耐性が必要な高速デジタル・システムで使用されます。図 3 はこのトポロジーです。このトポロジーでは、接地平面内導波路と同じ制限が S と G に適用されます。

         

        図 3. 接地差動平面内導波路

        Figure 3. Grounded Differential Coplanar Wave Guide

 

  • 同時スイッチング・ノイズに関するガイドライン

      同時スイッチング・ノイズ (SSN) も、PCB のデザイン時に考慮すべき重要な要素です。SSN はデバイス・パッケージでは支配的ですが、ボード・レイアウトによってこのノイズをある程度軽減できます。

      すべての電流ループにはインダクタンス値があります。図 1 に示す電流ループには、次のインダクタンスがあります。

       

      図 1. 電流ループによるインダクタンス

      Figure 1. Inductance Due to a Current Loop

      ドライバが High から Low にスイッチングすると、GND プレーンで電圧が次に示す値だけ上昇します。

      特に多数のドライバが同時にスイッチングする場合、GND プレーンで発生するノイズは、シグナル・インテグリティにとって問題になる場合があります。SSN により発生したノイズは隣接する構造に結合する場合があります。適切なレイアウトとデカップリングを行うと、ノイズの結合を抑制できます。多数のドライバを同時にスイッチングすると、電源が誤動作することがあります。このため、スイッチングが集中する場所によっては、特定領域の電源電圧が低下します。

      詳細については、下記をご参照ください。

    • Lloop = L1 (signal) + L2 (GND) – 2 LM (mutual inductance)
    • V = Lloop (di/dt)
    • AN 472: Stratix II GX SSN Design Guidelines (英語版 ・ PDF)
    • AN 508: Cyclone III Simultaneous Switching Noise (SSN) Design Guidelines (英語版 ・ PDF)

 

 

  • EMI

      電磁波障害 (EMI) は、時間に対する電流または電圧の変化に正比例します。また、回路の直列インダクタンスにも正比例します。EMI は、すべての PCB で発生します。

      EMI 問題は、クロストークの最小化、適切な接地、適切な層スタックアップなどの予防策によって大幅に抑制できます。

      各信号層は、グランド・プレーンとパワー・プレーンとの間に配置します。インダクタンスは、電荷がカバーしなければならない電荷のソースからグランドまでの距離に正比例します。この距離が短くなると、インダクタンスも小さくなります。したがって、グランド・プレーンを信号源近くに配置すると、インダクタンスが減少し、EMI の抑制に役立ちます。図 1 は、8 層スタックアップの例です。このスタックアップでは、パワー・プレーンと GND プレーンに挟まれているストリップライン信号層が、最もノイズが少なくなります。パワー・プレーンに隣接したソリッド・グランド・プレーンは、小さい等価直列インダクタンス (ESL) を持った分布キャパシタンスを生成します。IC のエッジ・レートが高速になると、これらのテクニックが EMI の抑制に役立ちます。

       

      図 1.  8 層スタックアップの例

      Figure 1. Example Eight-Layer Stack-Up

      EMI の抑制には、コンポーネントの選択とボード上での適切な配置が非常に重要です。次のガイドラインは、EMI の低減に役立ちます。

    • ESR と ESL が小さい表面実装コンデンサなどの低インダクタンスのコンポーネントを選択します。
    • lop インダクタンスを最小化する適切なリターン・パスを設けます。
    • パワー・プレーンに隣接させてソリッド・グランド・プレーンを使用します。
    • アナログ回路およびデジタル回路用にセグメント化した各パワー・プレーンに隣接するグランド・プレーンを使用します。

 

  • 高速デザインのための、ディスクリート・コンポーネントの選択

      使用するコンポーネントを決定することは、ボード・デザインの重要な部分です。PCB のディスクリート・コンポーネントを選択するための情報とガイドラインを以下に示します。

    • 抵抗器とコンデンサ

        抵抗器やコンデンサなどのディスクリート・コンポーネントを選択する際は、利用可能な中で最小のフットプリントのものを選択します。フットプリントが小さいと、ボード上のパッドを小さくでき、寄生キャパシタンスとインダクタンスも小さくなります。アルテラでは、高速信号には通常、40 mil × 20 mil (0402) パッケージのコンポーネントを使用しています。

        インダクタは電源のフィルタリングに使用される場合が多く、飽和せずに大電流に対応するために、より大きくする必要があるので、一般的により大きなフットプリントが必要です。

        フェライト・ビーズ選択時には、次の 3 つのパラメータに注目します。

      • DC 抵抗
      • AC インピーダンス
      • 電流容量

     

    • インダクタおよびフェライト・ビーズ

        DC 抵抗が小さく、AC インピーダンスが大きく、電流容量の大きいものが、好ましいフェライト・ビーズです。ただし、電流容量が増加すると、AC インピーダンスは低下する傾向があるので、妥協が必要になります。図 1 は、一般的なフェライト・ビーズの周波数とインピーダンスの関係です。

         

        図 1. フェライト・ビーズの一般的なインピーダンス・プロファイル

        Figure 1. Typical Impedence Profile of a Ferrite Bead

        図 1 では、2 GHz でのインピーダンスが 100 Ω を超えています。このインピーダンスと 1 Ω 未満のことが多い電源インピーダンスとの比率は、100 より大きくなります。結果として、ノイズのほとんどはフェライト・ビーズに遮断され、グランドに分流されます。

        性能を満たすフェライト・ビーズには次のようなものがあります。

      • トランシーバのパワー・プレーンとグランド・プレーン用の Steward MI0805M221R-00 フェライト・ビーズ。この部品の DC 抵抗は 50 mΩ 未満で、2.5 A の電流を処理できます。インピーダンスは 1 GHz で 200 Ω を超えます。
      • 並列接続した 2 つのSteward フェライト・ビーズは、25 mΩ の DC 抵抗と 100 Ω を超える AC インピーダンスで 5 A の電流容量を処理します。これは、ほとんどのアプリケーションにとって十分な性能レベルです。
      • Murata BLM31PG500SN1 フェライト・ビーズは DC 抵抗が 25 mΩ、電流が 3 A、1 GHz での AC インピーダンスが 75 Ω です。

     

    • SMA コネクタ

        SMA コネクタは、制御されたインピーダンス、機械的堅牢性、および優れたシグナル・インテグリティにより、一般的に高速信号に使用されます。これらのコネクタは、エッジ・ローンチまたはバーティカル・ローンチの形で提供されます。エッジ・ローンチの場合、コネクタはボードのエッジに接続され、中心導体はボードと同一平面にあります。また、ボードはグランド導体の間にサンドイッチされます。

        バーティカル・ローンチ・タイプは、スルー・ホールまたは表面実装です。スルー・ホール・タイプの場合、すべてのレッグと中心導体がボードを貫通します。表面実装タイプの場合、中心導体がボードの最上層に触れることはほとんどありません。

        ローンチ手法のタイプは、信号品質に大きくは影響しません。ただし、長い中心導体は伝送経路にインダクタンスを追加し、信号を劣化させます。

        バーティカル・ローンチの表面実装では、多くの場合、中心導体を 20 mil 未満に縮小することができます。この縮小は、エッジ・ローンチ構成では実現しにくいかもしれませんが、これは SMA メーカーの能力によります。アルテラのデザインでは、中心導体を 20 mil 未満にしています。アルテラは、SMA コネクタの要件として Lighthorse Technologies と Northrop Grumman を使用しています。

 

  • S パラメータ

      伝送線路での電圧や電流を定義し、マイクロ波周波数でこれらを測定することは困難です。その理由は、直接測定では通常、特定の方向に伝播する波または定在波の振幅 (電力から推察) と位相が必要になるためです。よって、高周波ネットワークを扱う場合、等価電圧と電流、および、関連インピーダンスとアドミタンスの行列は、多少抽象的になります。

      散乱行列 (S パラメータ) は、直列測定との一貫性があり、入射波、反射波、および伝送波の概念を含む表現を提供します。S パラメータは多くの場合、さまざまな伝送線路構造のインピーダンス、総損失、入力反射損失、挿入損失、および絶縁とクロストークを定量化するために使用されます。これらの事項は、集中パラメータではなく分布パラメータを考慮する必要がある周波数で最も役立ちます。

      S パラメータを理解するために、図 1 の 2 ポート・ネットワークについて考えてみます。このネットワークには 1 つの伝送線路または任意の線形時不変コンポーネントを含めることができます。ポート 1 と 2 の入射電圧は E11 と E12 で、反射電圧は ER1 と ER2 です。 Z0 は、伝送線路の特性インピーダンスです。ZS と ZL は、ソースと負荷のインピーダンスです。

       

      図 1. S パラメータ

      Figure 1. S-Parameters

      2 ポート・ネットワークのそれぞれの側で入射および反射電圧波を測定し、特性インピーダンス (Z0) の平方根で割ると、新しい変数 (a1、a2、b1、および b2) を求めることができます。これらは、各ポートの正規化された電圧波の振幅です。

      a1 の大きさの 2 乗 (| a1|2) はポート 1 の入射電力を表し、(| b1|2) はこのポートからの反射電力を表します。同じ関係がポート 2 にも当てはまります。

      この結果求められるパラメータは、ネットワークからの散乱波 (反射波) を入射波に関連付けます。このようなパラメータは S パラメータと呼ばれ、次の式で定義されます。

      ここで、S11 は入力反射係数、S21 はネットワークの順方向の伝送、S12 はネットワークの逆方向の伝送、S22 は出力反射係数です。

      S パラメータの測定セットアップを図 2 と図 3 に示します。これらの測定に次の条件を当てはめます。

       

      図 2. S11 と S21 の測定セットアップ

      Figure 2. Measurement Setup for S11 and S21

       

      図 3. S22 と S12 の測定セットアップ

      Figure 3. Measurement Setup for S22 and S12

      たとえば、S11 を測定する場合は、a2 = 0 とします。これは、負荷からの反射がないようにする (言い換えると、ZL = Z0 に設定する) ことで実現します。

      S パラメータは一般的にネットワーク・アナライザを使用して測定します。

    • a1=EI1/√Z0 a2=EI2/√Z0
    • b1=ER1/√Z0 b2=EI2/√Z0
    • b1=S11a1+S12a2
    • b2=S21a1+S22a2
    • S11=(a1/b1) | a2=0
    • S21=(b2/a1) | a2=0
    • S12=(b1/a2) | a1=0
    • S22=(b2/a2) | a1=0

 

  • スミス・チャート

      スミス・チャートは、複素平面上のインピーダンスのグラフィカル表現です。スミス・チャートを使用すると、伝送線路のインピーダンス・マッチング回路と、負荷の容量性または誘導性の作用を解析できます。図 1 は、一般的なスミス・チャートです。インピーダンスは、誘導性の場合は円の上半分に現れ、容量性の場合は下半分に現れます。中央の右端の点は開回路を表し、左端は短絡を表します。中央の点 (ラベル 1.0) は、ラインの特性インピーダンスと負荷との完全なマッチングを表します。

       

      図 1. スミス・チャート

      Figure 1. Smith Chart

 

  • AC 結合と DC 結合

      AC 結合は、DC 信号の通過をブロックするために、信号に直列にコンデンサを使用することを指します。DC 結合は、そのようなコンデンサが存在せず、信号がそのまま通過する状態を指します。AC 結合では、レシーバのコモン・モード電圧要件を確実に満たすためには、一般的にコンデンサの後にDC 復元回路が必要です。アルテラ®のトランシーバ付きデバイスには、DC 復元回路が組み込まれています。この場合、外部の DC 復元回路は必要ありません。DC 結合は、トランスミッタの出力コモン・モード電圧がレシーバの入力コモン・モード電圧要件の範囲内にある場合のみ機能します。

      AC 結合の利点は、コモン・モード電圧が異なるチップを相互にインタフェースできることです。欠点は追加コンデンサが必要であり、適切に選択しなければ、ジッタなどの劣化が発生する可能性があることです。

      トランスミッタのコモン・モード電圧出力範囲がレシーバのコモン・モード電圧要件を満足することが確実な場合は、DC 結合を使用してください。不明確な場合や要件が満たされていない場合は、AC 結合を使用します。

      結合コンデンサの値を選択する際は、コンデンサが大きすぎるまたは小さすぎる場合に何が起こるかを考慮してください。コンデンサが大きすぎると、充電および放電時間が長いことで、信号速度が大幅に低下し、高速で変化する入力信号にうまく対応できない場合があります。コンデンサが小さすぎる場合は、かなりの大きさのインピーダンスが発生し、減衰量が増加して、経路の特性インピーダンスが変化する場合もあります。これらの相反する 2 つの要件を良好にバランスするのが 0.01 μF コンデンサです。0.01 μF コンデンサは、アルテラの 3.125 Gbps トランシーバ・デザインに使用されています。

      小型のコンポーネントはパッドが小さく、不連続性を抑制できるので、コンポーネントを選択する際には、できるだけ小型のものを使用してください。アルテラのデザインでは、0402 コンポーネント (40 mil x 20 mil) を使用しています。

      DC 復元回路はさまざまな方法で設計できます。アルテラでは一般的に、単純な抵抗分圧回路 (図 1 を参照) を使用します。差動信号では、非反転信号と反転信号との間で復元した DC レベルが厳密に一致するように、必ず精密な抵抗器 (0.1% または 1%) を使用してください。図 1 では、DC 復元回路が DC レベルを 3.3 * 78.7/(140 + 78.7) = 1.1875 V に復元します。

       

      図 1. スミス・チャート

      Figure 1. AC Coupling

      トランシーバ・デバイスは、1.5-V PCML 規格用に設計された高速トランシーバ入力とリファレンス・クロック入力の DC バイアスを持っているため、AC 結合は必要ありません。これにより、コンポーネントとボード・スペースを節約できます。LVPECL や LVDS などの他のI/O 規格を使用している場合、これらのコモン・モード電圧は PCML コモン・モード電圧の 1.5 V とは異なるので、AC 結合が必要です。コモン・モード電圧はデバイス内部で生成されるので、外部バイアス・ネットワークは必要ありません。

 

DDR3 ボード・デザイン・ガイドライン

DDR2 ボード・デザイン・ガイドライン

DDR ボード・デザイン・ガイドライン

QDR II および QDR II+

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PCI テクノロジ

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USB 2.0 テクノロジ

ターゲット・インピーダンス・デカップリング手法

PCB デカップリング方式は、FDTIM (Frequency Domain Target Impedance Method) を使用して効率的に決定できます。この手法は Altera PDN Decoupling Calculator Tool で使用されています。また、アルテラ FPGA を使用するボードの、ボード・レベルのデカップリング要件を決定するためにも推奨します。

FDTIM 手法の詳細については、DesignCon 2006 TecForum TF-MP3 で発表された 『Comparison of Power Distribution Network Design Methods (英語版 ・ PDF) 』 を参照してください。

 

FDTIM デカップリングのコンセプト

FDTIM 手法の鍵となるコンセプトは、対象となる電源レールのターゲット・インピーダンス (ZTARGET) を決定することです。信頼性の高いデカップリング戦略により、数 KHz 以上、対象周波数 (fTARGET) 以下の範囲において、電源レールの実効インピーダンス (ZEFF) が ZTARGET より低い状態となることを保証できます。図 1 では、このコンセプトを図解します。青の水平な実線が ZTARGET、茶色の垂直な点線が fTARGET です。赤い実線の ZEFF は、DC から fTARGET の間において常にインピーダンスが ZTARGET を下回るように、さまざまなデカップリング・コンデンサとバルク・コンデンサを使用して設計されています。このデザインでは、DC からデカップリングのターゲット周波数まで、パワー・インテグリティが実現されます

 

Figure 1. Decoupling with FDTIM

FDTIM を使用して信頼性の高いデカップリング方式を設計するには、下記に示す計算を行います。

ZTARGETの決定

電源レールの ZTARGET を計算するには、次の情報が必要です。

  • 検討対象の電源レールから電力供給を受ける、システム内の全デバイスの、最大過渡電流要件。この情報は、各デバイスのメーカーから入手できます。注:アルテラは、アルテラのすべての FPGA および CPLD の消費電力を見積もる PowerPlay Early Power Estimator (EPE) ツールを提供しています。
  • 電源電圧のパーセンテージで表わした、電源レールの最大許容 AC リップル。この情報は、検討対象の電源レールから電力供給を受けるデバイスの、許容電源仕様から入手できます。
  • ZTARGET = [電圧レール (%リップル/100)/最大過渡電流]
  • ZTARGET = [(1.1)(0.05)/1.5]=36.7mΩ

上記の情報を入手できる場合は、次の式で ZTARGET を計算できます。

  • ZTARGET= [電圧レール (%リップル/100)/最大過渡電流]

たとえば、5% の AC リップルを許容し、最大過渡電流 1.5 A を供給すると見込まれる 1.1 V 電源レールを確実にデカップリングするためのターゲット・インピーダンスは、次のとおりです。

  • ZTARGET= [(1.1)(0.05)/1.5]=36.7mΩ

fTarget の決定

対象の最高周波数は、寄生プレーナ分布インダクタンスとパッケージ・マウンティング・インダクタンスが優勢となるために、妥当な数のデカップリング・コンデンサを追加しても電源レールのインピーダンス (ZEFF) がターゲット・インピーダンス ( ZTARGET ) を下回ることのない周波数です。一般的に、この fTarget の範囲は 50/60 MHz ~ 150/200 MHz となります。 これらの周波数を過ぎると、選択された対象デバイスのオン・パッケージおよびオン・ダイ・コンデンサによりパワー・インテグリティが維持および機能することが期待されます。

ZTARGET を達成するデカップリング・コンデンサの選択

電源分配システムは、対象の周波数範囲全体でパワー・インテグリティを維持するために、電圧レギュレータ・モジュール (VRM)、オン・ボード・ディスクリート・デカップリング・コンデンサ、および層間キャパシタンス (ボード・スタックアップのパワー/グランド・サンドイッチからのキャパシタンス) を使用します。上の例では、対象の周波数範囲全体で実行インピーダンスが 36.7 Ω を常に下回るように、これらを適切に選択する必要があります。

FDTIM の適用の詳細については、『 Altera PDN Decoupling Calculator Tool 』 と該当する ユーザー・ガイド(英語版 ・ PDF) を参照してください。

 

電圧レギュレーターの選択

 

PDN デザイン・ツール

 

プレーン・キャパシタンス

高周波では、ディスクリート・コンデンサによるデカップリング効果が低下します。高周波では、ノイズをデカップリングするパワー・プレーン・キャパシタンスを使用します。プレーン・キャパシタンスのコンセプトは、図 1 の標準的な並列平板コンデンサを考えることで理解できます。

図 1. 並列プレーン・キャパシタンス

Figure 1. Parallel Plane Capacitance

グランド・プレーンに隣接してパワー・プレーンが存在すると、電界が生じます。図 1 の上部分はパワー・アイランド、つまりパワー・プレーン、下部分はグランド・プレーンを示し、矢印は電気力線を表します。この電界によりキャパシタンスが生じます。キャパシタンスの大きさは、次の式で表わすことができます。

C=(εοεrA)/h

ここで、

  • εο = 自由空間の誘電率
  • εr = 使用する誘電体の比誘電率
  • A = 対向面積
  • h = 平面間の距離

    パワー・アイランドの両側にグランド・プレーンが存在する場合、総キャパシタンスを決定するには、両側のキャパシタンスを計算して、合算します。

    プレーン・キャパシタンスは高周波での主要なデカップリング方法なので、すべての高速デザインの不可欠な要素とする必要があります。高周波では、ディスクリート・コンデンサはあまり効果的ではありません。

    例として次の内容を検討します。

    例 : 距離が 4 mil の場合に、FR-4 誘電体 (εr = 4.5) の対向面積 1 平方インチあたりの平行プレートのキャパシタンスを決定します。

    解法 :

    • h = 4mils = 1.016 * 10-4 m
    • εο = 自由空間の誘電率 = 8.85 * 10-12 F/m
    • A = 1 sq インチ = 6.4516 * 10-4 m2
    • εr = 4.5

    上記のキャパシタンスの式にこれらの数値を当てはめると、C = 253 pF となります。したがって、距離が 4 mil の一般的な FR-4 ボードでは、対向面積 1 平方インチあたり約 253 pF のキャパシタンスがあります。この値は距離に対して直線的に反比例し、面積に対して直線的に比例して増減します。アルテラは、複数のボードでプレーン・キャパシタンスの使用を成功させてきました。


    寄生インダクタンスの最小化

    電源分配システム (PDS) の目標は、各デバイスのパワー・パッドとグランド・パッドで目標とする一定電圧を実現して維持することです。この目的を効果的に達成するために、PDS は電圧レギュレータ・モジュール (VRM)、バルクおよびデカップリング・コンデンサ (Decap)、およびパワー/グランド・プレーン・サンドイッチ (プレーン・キャパシタンス) を使用します。変化する過渡負荷の下で定電圧の維持に役立つためにこれらの各コンポーネントがそれぞれの機能をどれだけ効果的に果たすかは、関連する寄生インダクタンスに大いに左右されます。

    VRM

    図 1 に示すように、VRM は、一次近似として、直列に接続されている抵抗器とインダクタとして簡単にモデル化できます。


    図 1. VRM の直列インピーダンス・モデル

    Figure 1. Series Impedance Model of a VRM

    数十 KHz の範囲の低周波では、VRM は主に抵抗性であってインピーダンスが非常に低いため、これらの比較的低い周波数では瞬時電流要件を実現できます。しかし、数十 KHz を越えると、VRM インピーダンスは主に誘導性となるので、過渡電流要件を実現できなくなります。VRM の ESR および ESL 値は VRM メーカーから入手できます。最高の過渡性能を実現するためには、ESR/ESL の小さいレギュレータを選択します。


    Decap

    オン・ボードのディスクリート・デカップリング・コンデンサは、数十 KHz から 2、3 百 MHz (最大値) 付近にわたって必要な低インピーダンスを、コンデンサの ESR と ESL およびボードのマウンティングおよび分布インダクタンスの寄生容量によって、提供する必要があります。ESR と ESL が非常に小さい仕様のデカップリング・コンデンサを選択したとしても、選択したコンデンサの有効性が寄生マウンティングおよび分布インダクタンスの影響によって制限される場合があるので、十分ではありません。よって、有効な PDS を設計するには、ボード・デザインに関連する各種寄生インダクタンスを最小限に抑える注意が必要です。


    マウンティング・インダクタンス

    マウンティング・インダクタンスは、PCB へのコンデンサの実装 (マウンティング) に関連する追加の直列インダクタンスの影響です。この寄生インダクタンスは、コンデンサ・ベンダーが提供している公開 ESL 値に追加されます。マウンティング・インダクタンスは、より小型のコンデンサ・パッケージを選択し、コンデンサを PCB 上で適切にレイアウトすることにより、最小限に抑えることができます。図 2 は、実装されたデカップリング・コンデンサと、PCB 面および BGA デバイスとの関係を示す断面図です。


    図 2. デカップリング・コンデンサの実装

    Figure 2. Decoupling Cap Mounting

    マウンティング・インダクタンスは、次の式で推定します。

    • Lmnt = Ltrace + Lvia

    ここで、

    • Ltrace = 128*[(2xLenpad)+Lencap]*(htop/w) pH

    かつ

    • Lvia = 10*htop*ln(2s/D) ph

    ここで、

    • Lenpad = コンデンサ・パッドの長さとパッドからビアへのトレース長を加えた値 (mil)
    • Lencap = コンデンサ本体の長さ (mil)
    • w = コンデンサ・パッドとビア間のトレースの幅 (mil)
    • htop = 最上層と最も近いパワー/グランド・プレーン間の距離 (mil)
    • s = コンデンサのパワー・ビアの中心とグランド・ビアの中心間の距離 (mil)
    • D = ビアの外径 (mil)
    • hplanes = パワー・プレーンとグランド・プレーンの間の距離 (mil)
    • b = コンデンサとパッケージのパワー/グランド・ビア間の距離の半分 (mil)

    一般的に、マウンティング・インダクタンスを最小限に抑えるには、コンデンサのパワー・ビアとグランド・ビアをそれぞれのパッドに可能な限り近付け、可能であれば幅の広い接続トレースとより大きいビア・ドリル径を使用します。コンデンサを実装する面にパワー・プレーンとグランド・プレーンのペアを近付けると、ビアのインダクタンスの影響を抑えることができます。さらに、コンデンサの両端にビアを配置 (VOS (via-on-side) 構成) するのではなく、コンデンサの同じ側に配置 (VOE (via-on-end) 構成) すると、電流ループ面積が縮小し、ループを通り抜ける電気力線の量が最小限となり、インダクタンスを低減できます。図 3 は各種コンデンサのレイアウト・トポロジです。表 1 では、さまざまなサイズのコンデンサについて各種コンデンサ・レイアウト・スタイルのマウンティング・インダクタンスを比較します。

    図 3. 各種のコンデンサ・レイアウト・トポロジ

    Figure 3. Various Capacitor Layout Topologies

    表 1. マウンティング・インダクタンスの比較 (1)

    ビア長
    (プレーン上の高さ、インチ)
    0603
    フットプリント
    0603
    フットプリント
    0603
    フットプリント
    0603
    フットプリント
    0402
    フットプリント
    0402
    フットプリント
    0.020 ドリル パッドからビアへの狭いトレース 短く広い
    トレース
    パッドの端に
    ビアを配置
    パッドの片側に
    ビアを配置
    パッドの端に
    ビアを配置
    パッドの片側に
    ビアを配置
    0.004 1.57 1.04 0.82 0.52 0.8 0.5
    0.006 1.96 1.35 1.05 0.65 1 0.63
    0.01 2.51 1.87 1.4 0.88 1.34 0.86
    0.02 3.45 2.87 2.13 1.39 1.99 1.36
    0.010 ドリル            
    0.004 1.61 1.08 0.86 0.56 0.84 0.54
    0.006 1.99 1.39 1.08 0.69 1.04 0.67
    0.01 2.55 1.92 1.45 0.92 1.38 0.9
    0.02 3.49 2.91 2.17 1.44 2.03 1.4

    注:

    • すべての値はナノヘンリー単位、ドリルのサイズはインチ単位です。

    表 1 に示すように、大きいほうの 20 mil ビアのドリル径への幅広い接続トレースで、VOS 方式を使用して小さいほうの 0402 サイズのコンデンサを実装すると、最適な 0.50 nH のマウンティング・インダクタンスを得ることができます。図 4 は、マウンティング・インダクタンスをさらに低減するその他の推奨ビア配置構成を示しています。ただし、これらのスタイルでは追加ビアが必要で、配線の妨げになります。


    図 4. より小さいマウンティング・インダクタンスを達成するビア配置構成

    Figure 4. Via placement Styles that Yield Lower Mounting Inductance


    分布インダクタンス

    分布インダクタンスは、パワー・プレーンとグランド・プレーンのペア間のループ面積と、デカップリング・コンデンサから対象 BGA デバイスのパワー-グランド・ボールまでの距離によって形成されるインダクタンスです。結果的に、このインダクタンスはパワー/グランド・サンドイッチによって形成される層間キャパシタンスのインダクタンスに直接関係します。このインダクタンスについては、次の層間キャパシタンスに関するセクションで詳しく説明します。


    層間キャパシタンス

    図 5 に示すように、PCB のパワー・プレーンとグランド・プレーンのペアは、一次解析として、直列接続されている抵抗器、インダクタ、およびコンデンサとして単純にモデル化できます。なお、この単純なモデルでは、表皮効果や誘電損失などの周波数に依存する効果は無視しています。

    図 5.  パワー/グランド・プレーン・サンドイッチの簡略インピーダンス・モデル

    Figure 5. Simplified Impedance Model of the Power-Ground Plane Sandwich

    図 5 の ESL を求める一次方程式を次に示します。

    • ESL = (μ0•h•l)/w

    ここで、

    • μ0 = 自由空間の透磁率 (32 pH/mil)
    • h = パワー・プレーンとグランド・プレーン間の距離 (mil)
    • l = パワー・プレーンの長さ (インチ)
    • w= パワー・プレーンの幅 (インチ)

    パワー/グランド・プレーン・サンドイッチの ESL は、デカップリング・コンデンサが BGA デバイスに電流を供給する際にデカップリング・コンデンサで生じる分布インダクタンスであると解釈することができます。したがって、上の ESL の式から、デカップリング・コンデンサを対象 BGA デバイスに可能な限り近付ける (コンデンサから BGA デバイスへの距離を最小化する) ことによって、分布インダクタンスを低減できます。さらに、パワー/グランド・プレーン・サンドイッチに (h を最小化する) 薄い誘電材料と (w を最大化する) 幅広いプレーン・ペアを使用すると、デカップリング・コンデンサで発生する実行分布インダクタンスの低減に役立ちます。


    結論

    効果的な PDS の設計を成功させるには、PDS の性能を制限する可能性のある各種寄生インダクタンスを理解する必要があります。この文書では、PDS の設計時に注意しなければならない 3 つの寄生インダクタンスを説明しました。VRM 寄生インダクタンス、デカップリング・コンデンサのマウンティング・インダクタンス、およびパワー・プレーンの分布インダクタンスについて検討し、これらを最小化する手法を紹介しました。追加情報とツールについて、アルテラは PDN Decoupling Calculator ツール (ZIPファイルユーザー・ガイド(英文版 ・ PDF) も ウェブサイトで提供しています。


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      このセクションでは、高速差動ペア・トレースをレイアウトするための配線ガイドラインの概要を示します。

    • 差動トレースは、可能な限り密結合させて配置します。トレース長全体にわたって密結合させることが不可能な場合は、トレース全体にわたって疎結合とします。図 1 は、Stratix® GX 開発ボードの層 15 と最上位層とで疎結合となっている 3.125 Gbps 差動トランシーバのトレースです。(SMA コネクタの機械的制約により) 最小限の分離が必要なため、最上位層で密結合を行うことはできません。層 15 で密結合とすると、信号が密結合から疎結合に移行する必要があり、インピーダンスの不連続性が生じます。

      図 1. 疎結合とグランド・リファレンスの例

      Figure 1. Loose Coupling and Ground Reference Example

    • マイクロストリップおよびストリップラインの伝送線路はどちらも配線に使用できます。ストリップラインには、他のノイズ源からの信号を遮断するという追加のメリットがあります。レイアウトをデザインする際の制約は、多くの場合、配線を行う層によって決まります。
    • 配線の途中の角には丸みを付けます。インピーダンスの不連続性の原因となるため、90° には曲げないでください。妥協案として 45° に曲げることもできますが、角に丸みを持たせることで最高の性能を実現できます。
    • ブロードサイドとエッジのどちらで結合しても構いません。一般的に、ブロードサイド結合を行うと、BGA から配線を出しやすくなりますが、より多くの層が必要になります。エッジ結合を行うと、BGA から配線を出しにくくなりますが、必要な層の数は減ります。どちらの場合も、許容範囲のシグナル・インテグリティ性能を実現できます。
    • 高速信号がプレーンのスプリットと交差しないようにしてください。交差が発生すると、信号のリターン・パスが長くなり、トレースのインダクタンスが増加します。インダクタンスが増加すると、ラインのインピーダンスが変わり、シグナル・インテグリティの問題が発生します。
    • 使用していないすべてのビア・パッドは、製造プロセスで取り除いてください。製造業者によっては、使用していないビア・パッドを「機能していないビア・パッド」と呼ぶ場合もあります。使用していないビア・パッドは、信号経路に追加キャパシタンスを発生させます。図 2 に使用していないビア・パッドの例を示します。
    • 図 2. 使用していないビア・パッド

      Figure 2. Unused Via Pads

    • ビアを通して信号を配線する必要がある場合は、ビア・スタブの長さが最短になるように配線します。図 3 はビア・スタブの長さが最短のため、図 4 よりも好ましい選択肢です。アルテラは、Stratix GX 開発ボードでこのテクニックを使用しています。ビア長を可能な限り利用してスタブを最小限に抑えるために、ビアを通して高速トレースを最上位層から層 16 に移しています。

      図 3. スルー・ホール・ビアによる最適なルーティング・パス

      Figure 3. Optimal Routing Path with Through-Hole Vias

      図 4. スルー・ホール・ビアによる準最適なルーティング・パス

      Figure 4. Sub-Optimal Routing Path with Through-Hole Vias

    • デュアル・ストリップライン・トレース (パワー 1 – 信号 1 – 信号 2 - パワー 2 構成) の場合、信号 1 層の信号が信号 2 層の信号と交差するときには、必ず直交させます。互いに交差しない場合は、W (W はトレース幅) の 4 倍以上離します。
    • 幅の広いピンやトレースから幅の狭いピンまたはトレースに移る場合は、「ティアドロッピング」を使用してインピーダンスの不連続性を抑えます。ティアドロッピングは、SMA コネクタをトレースにインタフェース接続する場合などに使用します。図 5 は SMA コネクタの寸法とアルテラが Stratix GX 開発ボードでティアドロッピングを使用した様子を示すスクリーン・キャプチャです。SMA コネクタの中心ピンは 50 mil 径ですが、ボード・トレースが 5 mil 幅の場合もあります。ティアドロッピングは、インピーダンスの不連続性を最小限に抑えるために役立ちます。

      図 5. SMA のティアドロッピング

      Figure 5. SMA Tear-dropping

 

ビア最適化テクニック

ガラス繊維織物材料の悪影響の最小化

表面実装パッドの下でのプレーンのカットアウト

トランスミッタのプリエンファシスとレシーバのイコライゼーション

銅トレースや同軸ケーブルなどの一般的な伝送媒体はローパス特性を持つため、低周波よりも高周波を多く減衰します。方形波を近似する一般的なデジタル信号には、スイッチング領域近くに高周波、一定領域に低周波が含まれます。この信号がローパス媒体を通過すると、高周波のほうが低周波より多く減衰され、結果として信号の立ち上がり時間が増加します。このため、アイの開口部が狭くなり、エラーの発生確率が高まります。

信号の高周波成分は、いわゆる「表皮効果」によっても劣化します。表皮効果の原因は、主に導体の表面 (表皮) を流れる高周波電流です。変化し続ける電流分布により、周波数に応じて抵抗が増加します。

表皮効果は、プリエンファシスを使用して補償できます。フーリエ解析によると、方形波信号には無数の周波数が含まれています。高周波は Low から High および High から Low への遷移領域に存在し、低周波は平坦な (一定) 領域に存在します。遷移領域付近で信号の振幅を増加させると、低周波よりも高周波のほうが多く強調されます。適切な量のプリエンファシスを適用すると、このプリエンファシスされた信号がローパス媒体を通過する際の歪が最小となります。このコンセプトを図 1 に図解します。

図 1. プリエンファシスがある場合とない場合の入力信号と出力信号

Figure 1. Input and Output Signals with and without Pre-Emphasis

 

Stratix II GX および Stratix IV GX デバイスは、伝送媒体のさまざまな長さを補償するためにプログラマブル・プリエンファシスを提供しています。プリエンファシスは、出力差動電圧 (VOD) の値によって、5% ~ 25% に設定できます。 Stratix II GXStratix IV GX のユーザー・ガイドを参照してください。

 

関連リンク

 

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PCB 推奨レイアウト フットプリント・ランド・パターン

 

 

高速ボード・デザイン・アドバイザー

 

デバイス別ピン接続表

 

デバイス別ピン接続ガイドライン (PDF)

 

JTAG ピンでのデバッグ・デザイン

 

ホット・ソケット、PORおよび電源シーケンス・サポート

 

OCT 実装

 

未使用の I/ O ピン・ガイドライン

    ボード・デザインでの柔軟性を得るために、Quartus® Prime または Quartus® II 開発ソフトウェアでは使用していないピンの状態として、トライステート入力、グランド・ドライブ出力、無指定信号ドライブ出力、バス・ホールドのあるトライステート入力、または弱いプルアップ抵抗を持つ入力トライステートの 5 つの状態のいずれかを指定することができます。シグナル・インテグリティを改善するには、使用していないピンをグランド・ドライブ出力として設定し、ボードのグランド・プレーンに直接接続します。こうすることで、リターン・パスが短縮されてインダクタンスが抑制され、隣接する I/O のノイズを低減できます。消費電力を抑制するには、クロック・ピンをグランド・ドライブに設定し、使用していない他の I/O ピンをトライステート入力として設定します。デザインに適した設定を行うには、Device & Pin Options ダイアログ・ボックスの Unused Pins タブの Reserve all unused pins で使用可能な 5 つの状態のいずれかを選択するか、Pin Planner で特定のピンを Reserve Pin に割り当てます。

    デザインをコンパイルすると、Quartus® Prime または Quartus® II 開発ソフトウェアはデバイス・ピンをどう接続すべきかを指定するためにピン・レポート・ファイル (.pin) を生成します。レポート・ファイルでは、Quartus® Prime または Quartus® II 開発ソフトウェアで設定した使用していないピン・オプションに従って、使用していない I/O ピンにマークが付けられます。GND* として指定したすべての I/O ピンは、デバイスのノイズ耐性を改善するためにグランドに接続するか、または未接続のまま残すことができます。 RESERVED I/O ピンは無指定信号をドライブ・アウトするため、ボード上ですべて未接続のまま残します。 RESERVED I/O ピンを VCC、グランド、または別の信号源に接続すると、デバイス出力ドライバを破損する可能性のある競合が生じる場合があります。 RESERVED_INPUT_WITH_WEAK_PULLUP および RESERVED_INPUT_WITH_BUS_HOLD ピンは未接続のまま残せるのに対し、RESERVED_INPUT I/O ピンはボード上で High または Low の信号に接続することができます。

 

デバイスのブレイクアウト・ガイドライン

 

関連情報

 

ボード・デザイン・プロセスの概要

    一般的な高速ボード・デザインは、製品要件文書、コンセプトのレビュー、および機能仕様を使用して開始します。仕様が完成したら、主要コンポーネントを選択して実際のシステム・デザインを開始します。この時点で、すべてのインタフェースのタイミング解析と消費電力要件を決定するための消費電力解析を行います。消費電力解析を基に、電源モジュールとレギュレータを選択し、デカップリング方式を指定します。タイミング解析を基に、バスの長さ一致基準を設定します。これらのタスクおよびシステム・デザインと残りのコンポーネントの選択を完了すると、回路図ができあがります。これらは通常、エンジニア間でレビューと必要に応じた変更がなされ、その後、レイアウト・デザイナに渡されます。ボードでコンポーネントを配置する方法とトレースの配線方法を指定するレイアウト・ガイドライン文書が作成され、これもレイアウト・デザイナに渡されます。

    最適なスタックアップ、トレース幅、間隔、およびその他の配線要件を決定するために、レイアウト前シミュレーションを行います。シミュレーション結果に基づく回路図への変更は回路図に反映され、レイアウト・デザイナに提供されます。レイアウトが完成したら、シグナル・インテグリティに関する重大な問題がないことを確認するために、ボードの重要部分でレイアウト後シミュレーションを行います。

    レイアウト後シミュレーションの結果に基づき、必要な変更をレイアウトに実施し、最後に、レイアウトを製造業者にリリースしてボードを製造します。図 1 は、一般的なボード・デザイン・プロセスです。

     

    図 1. 一般的な高速ボード・デザイン・プロセスの略図

    Figure 1. Simplified View of a Typical High-Speed Board Design Process

 

 

  • クロストークの最小化

      クロストークは、並列トレース間で発生する、信号の望ましくない結合です。クロストークは、マイクロストリップとストリップラインのレイアウトによる、適切な配線および層のスタックアップにより最小化することができます。

      2 つの信号層が隣同士にあるデュアル・ストリップラインのレイアウト (図 1 を参照) でクロストークを低減するには、すべてのトレースを垂直に配線し、2 つの信号層間の距離を増やし、信号層と隣接するリファレンス・プレーンとの間の距離を最小化します。

       

      図 1. デュアル・ストリップラインのレイアウト

      Figure 1. Dual-Stripline Layout

      マイクロストリップまたはストリップラインのレイアウトでクロストークを低減する手順は、次のとおりです。

      クロストークは、複数のシングルエンド・トレースが並行に配置されており、十分な間隔が確保されていない場合にも増加します。隣接する 2 つのトレースの中心間の距離は、図 2 のようにトレース幅の 4 倍以上にします。デザイン性能を改善するには、2 つのトレース間の距離を変更せずにトレースとグランド・プレーン間の距離を 10 mil 未満にします。

       

      図 2. クロストークを低減するためにトレースを離す

      Figure 2. Separating Traces for Crosstalk

    • 配線上の制約が許す限り信号線同士の間隔を広げます。トレース同士を絶縁体の高さの 3 倍よりも近付けないようにしてください。
    • 導体がグランド・プレーンに可能な限り近付くように伝送線路を設計します。このテクニックでは、伝送線路をグランド・プレーンに密結合するため、隣接する信号からのデカップリングに役立ちます。
    • 可能な限り差動配線テクニックを使用します。重要な回路には特にこのテクニックを使用してください (つまり、各トレース全体にわたって、長さと曲率を一致させます)。
    • シングルエンド信号間に大きな結合がある場合は、互いに直交する異なる層上に配線します。
    • シングルエンド信号同士が並行して走る配線の長さを最小にします。短い並行部分を使用して配線し、ネット間の、長い、結合された部分を最小にします。

 

  • 電力のフィルタリングと分配

      すべてのボードとデバイスにおいて、VCC に電力をクリーンかつ均等に配分すると、システム・ノイズを低減できます。

      ノイズのフィルタリング

      電源が発生する低周波 (< 1 kHz) ノイズを減少させるには、電源が PCB および各デバイスに接続される場所で電源ラインのノイズをフィルタリングします。電源ラインが PCB に入る場所の直近に 100 μF の電解コンデンサを配置します。電圧レギュレータを使用する場合は、VCC 信号をデバイスに供給する最終ステージの直後にコンデンサを配置します。コンデンサは電源からの低周波ノイズをフィルタリングするだけではなく、多くの出力が回路で同時にスイッチングする場合は、追加電流を供給します。

      電源ノイズは、電流を取り扱うために十分な大きさの非共振表面実装フェライト・ビーズを電源と直列に配置することで、フィルタリングする方法もあります。10 μF ~ 100 μF のバイパス・コンデンサをフェライト・ビーズの横に配置します (図 1 を参照)。デザインにおいて、適切な終端、レイアウト、およびフィルタリングを行えば、フェライト・ビーズは不要になります。この場合は、フェライト・ビーズの代わりに 0 Ω 抵抗器を使用します。

      図 1. フェライト・ビーズを使用したノイズのフィルタリング

      Figure 1.  Filtering Niose with Ferrite Bead

      PCB 上の部品は、パワー・プレーンに高周波ノイズを付加します。アルテラは、デバイスの位置で高周波ノイズをフィルタリングするために、デカップリング・コンデンサを可能な限りそれぞれの VCC とグランドのペア近くに配置することをお勧めします。パワー・プレーンとグランド・プレーンを並列に配置し、絶縁材料によって分離すると、別のレベルのバイパス・キャパシタンスが発生します。この種のキャパシタンスには有効な直列抵抗 (ESR) とリード・インダクタンスがないので、これらの並列プレーンにより、電源関係の高周波ノイズが抑制されます。

      電源分配

      電源分配もシステム・ノイズに影響します。パワー・バス・ネットワークまたはパワー・プレーンは、PCB 全体に電源分配を行います。2 層 PCB で通常使用されている最も安価な電源分配方法は、VCC とグランドをデバイスに伝える複数の幅広いメタル・トレースで構成される、パワー・バス・ネットワークです。PCB の密度は、本来は可能な限り幅広くすべきトレース幅を、制限します。パワー・バスには無視できない DC 抵抗があり、バス上の最後の部品は、0.5 V も低下した VCC パワーを受け取ることがあります。

      アルテラは、電源分配にパワー・プレーンを使用することをお勧めします。多層 PCB で使用されるパワー・プレーンは、VCC とグランドをデバイスに伝える複数のメタル層で構成されます。パワー・プレーンは PCB の全面積をカバーするため、DC 抵抗は非常に低くなります。パワー・プレーンは VCC を維持してすべてのデバイスに等しく分配し、PCB 上のロジック信号に非常に高い電流シンク能力、ノイズ保護、およびシールドを提供します。アナログとデジタルの電源同士で同じプレーンを共有すると、この 2 つの回路タイプの望ましくない相互作用によりリスクが高まる場合があります。

      ボード上でアナログのパワー・プレーンとグランド・プレーンが分かれていないフルデジタル・システムの場合、ボードに 2 つの新しいプレーンを追加するには実現不可能なほどの高額のコストがかかる場合があります。この代わりに、分割したパワー・アイランド (スプリット・プレーン) を作成することができます。図 2 は、フェーズ・ロック・ループ (PLL) パワー・アイランドを含むボード・レイアウトの例です。

      図 2. 汎用 PLL パワー・アイランドのボード・レイアウト

      Figure 2. Board Layout for General-Purpose PLL Power Islands

      電源分配からのシステム・ノイズを低減するには、次のことを実行します。

    • 均等な電源分配を実現するために、アナログ電源には別のパワー・プレーンを使用します。
    • PLL への電源の配線には、トレースと複数の信号層を避けます。
    • PLL 電源プレーンに隣接してグランド・プレーンを配置します。アナログとデジタルのコンポーネントは、それぞれのグランド・プレーン上にのみ配置します。
    • フェライト・ビーズを使用して、デジタル電源から PLL 電源を分離します。

 

  • 未使用の I/ O ピン

      ボード・デザインでの柔軟性を得るために、Quartus® Prime または、Quartus® II 開発ソフトウェアでは使用していないピンの状態として、トライステート入力、グランド・ドライブ出力、無指定信号ドライブ出力、バス・ホールドのあるトライステート入力、または弱いプルアップ抵抗を持つ入力トライステートの 5 つの状態のいずれかを指定することができます。シグナル・インテグリティを改善するには、使用していないピンをグランド・ドライブ出力として設定し、ボードのグランド・プレーンに直接接続します。こうすることで、リターン・パスが短縮されてインダクタンスが抑制され、隣接する I/O のノイズを低減できます。消費電力を抑制するには、クロック・ピンをグランド・ドライブに設定し、使用していない他の I/O ピンをトライステート入力として設定します。デザインに適した設定を行うには、Device & Pin Options ダイアログ・ボックスの Unused Pins タブの Reserve all unused pins で使用可能な 5 つの状態のいずれかを選択するか、Pin Planner で特定のピンを Reserve Pin に割り当てます。

      デザインをコンパイルすると、Quartus® Prime または、Quartus® II 開発ソフトウェアはデバイス・ピンをどう接続すべきかを指定するためにピン・レポート・ファイル (.pin) を生成します。レポート・ファイルでは、Quartus® Prime または、Quartus® II 開発ソフトウェアで設定した使用していないピン・オプションに従って、使用していない I/O ピンにマークが付けられます。GND* として指定したすべての I/O ピンは、デバイスのノイズ耐性を改善するためにグランドに接続するか、または未接続のまま残すことができます。 RESERVED I/O ピンは無指定信号をドライブ・アウトするため、ボード上ですべて未接続のまま残します。 RESERVED I/O ピンを VCC、グランド、または別の信号源に接続すると、デバイス出力ドライバを破損する可能性のある競合が生じる場合があります。 RESERVED_INPUT_WITH_WEAK_PULLUP および RESERVED_INPUT_WITH_BUS_HOLD ピンは未接続のまま残せるのに対し、RESERVED_INPUT I/O ピンはボード上で High または Low の信号に接続することができます。

 

  • 信号トレースの配線

      適切な配線は、シグナル・インテグリティの維持に役立ちます。クリーンなトレースを配線にするには、有効なシグナル・インテグリティ (SI) ツールでシミュレーションを行います。次のセクションでは、配線に使用できる以下の 2 種類の信号トレースについて説明します。

    • シングルエンド・トレース
    • 差動ペア・トレース

 

  • シングルエンド・トレースによる配線

      シングルエンド・トレースは、ソースと負荷/レシーバとを接続します。シングルエンド・トレースは、一般的なポイント間配線、クロック配線、低速信号、重要ではない I/O 配線で使用します。このセクションでは、クロック信号用の各種の配線方式について説明します。次のタイプの配線を使用すると、同じクロックで複数のデバイスをドライブできます。

      クロック伝送線路のシグナル・インテグリティを改善するには、次のガイドラインを使用します。

    • デイジー・チェーン配線
    • スタブあり
    • スタブなし
    • スター配線
    • 蛇行配線
    • クロック・トレースは可能な限り直線を保ちます。トレースは、直角に曲げるのではなく、ゆるやかなカーブ状にします。
    • クロック信号には複数の信号層を使用しません。
    • クロック伝送線路ではビアを使用しません。ビアは、インピーダンス変化と反射の原因になる場合があります。
    • グランド・プレーンは、ノイズを最小化するために外層に隣接して配置します。内層を使用してクロック・トレースを配線する場合は、この層をリファレンス・プレーンで挟みます。
    • 反射を最小限に抑えるために、クロック信号は終端します。
    • 可能な限りポイント間クロック・トレースを使用します。

 

  • デイジー・チェーン
    • スタブあり

        デイジー・チェーン配線は、PCB 設計において一般的な方法です。デイジー・チェーン配線の欠点の 1 つは、通常、メイン・バスにデバイスを接続するために、スタブ、つまり短いトレースを必要とすることです (図 14 を参照)。スタブが長すぎると、伝送線路の反射が起こり、信号品質が劣化します。したがって、スタブ長は次の条件を超えないようにします。

        TDstub < ( T10% to 90% )/3

        ここで、TDstub = スタブによる電気的遅延

        T10% to 90% = 信号エッジの立ち上がりまたは立ち下がり時間

        立ち上がり時間が 1 ns のエッジには、スタブ長を 0.5 インチ未満にします。デザインで複数のデバイスを使用する場合は、クロック・スキューを最小にするため、すべてのスタブ長を同一にします。図 1 はスタブの配線です。PCB 設計では、可能な限りスタブの使用を避けるようにします。高速デザインでは、非常に短いスタブであってもシグナル・インテグリティの問題を発生させることがあります。

         

        図 1. スタブを持つデイジー・チェーン配線

        Figure 1. Daisy Chain Routing with Stubs

        図 2 ~ 4 は、異なるスタブ長に対する SPICE のシミュレーションです。スタブ長が短くなると、反射ノイズが減り、反射ノイズが減ったことでアイの開口が広がります。

         

        図 2. スタブ長 = 0.5 インチ

         

        図 3. スタブ長 = 0.25 インチ

         

        図 4. スタブ長 = 0 インチ

     

    • スタブなし

        図 5 は、メイン・バスがデバイス・ピンを通過することによってスタブをなくした、デイジー・チェーン配線です。このレイアウトでは、メイン・バスとスタブ間のインピーダンス不一致リスクが解消され、シグナル・インテグリティの問題を最小限に抑えることができます。

         

        図 5. スタブを含まないデイジー・チェーン配線

        Figure 5. Daisy Chain Routing without Stubs

 

  • スター配線

      スター配線では、クロック信号がすべてのデバイスに同時に送信されます (図 6 を参照)。したがって、クロック源とデバイス間のすべてのトレース長を一致させてクロック・スキューを最小にする必要があります。シグナル・インテグリティの問題を最小限に抑えるために、各負荷は同一とします。スター配線では、メイン・バスのインピーダンスを複数のデバイスに接続する長いトレースのインピーダンスに一致させる必要があります。

       

      図 6. スター配線線

      Figure 6. Star Routing

       

 

  • 蛇行配線

      ソースと複数の負荷の間で等しい長さのトレースが必要なデザインでは、トレース長を一致させるためにトレースを屈曲させることができます (図 7 を参照)。トレースの曲げ方が不適切な場合は、シグナル・インテグリティと伝播遅延に影響が生じます。クロストークを最小にするには、S ≥ 3 x H にしてください (ここで、S は並行セクション間の間隔、H はリファレンス・グランド・プレーンからの信号トレースの高さです)。

       

      図 7. 蛇行配線

      Figure 7. Serpentine Routing

       

      蛇行配線は可能な限り使用しないことを推奨します。代わりに、ゆるやかなカーブによって等しい長さのトレースを作成します。

 

  • 差動トレース配線

      シグナル・インテグリティを最大にするため、高速デザインでは差動信号を正しく配線するテクニックが重要です。図 8 は、マイクロストリップ・レイアウトを使用する差動ペアです。

       

      図 8. 差動トレースによる配線

      Figure 8. Differential Trace Routing

      注:

      2 組の差動ペアを使用する場合は、次のガイドラインを使用します。

    • D  > 2 組の差動ペア信号間の距離、W  > 差動ペアのトレース幅、S  > 差動ペアのトレース間の距離、HD  > グループ・プレーンからの誘電体の高さです。
    •  

    • 2 組の差動ペア間のクロストークを最小化するために、D  > 2S となるようにします。
    • 反射ノイズを最小限に抑えるために、デバイスを出る位置で、差動トレース S  > 3H となるように配置します。
    • トレース長全体にわたって差動トレース間の距離 (S) を一定に保ちます。
    • スキューと位相差を最小限に抑えるために、2 組の差動トレースの長さを同じに保ちます。
    • 複数のビアは、インピーダンスのミスマッチとインダクタンスの原因となる場合があるので、使用を避けます。

 

  • スキューの最小化

      スキューを最小化するために、1 つの差動ペア内の 2 つのトレースが均等な長さとなるようにします。ペアのトレース間にスキューがあり、トレースが疎結合である場合は、図 1 のようにトレースを設計できます。トレース長を制御するために、トレースがいったん離れ、その後戻っています。トレースが疎結合なので、インピーダンスはほんのわずかしか影響を受けません。

       

      図 1. 蛇行トレースでの 45° の曲げ

      蛇行トレースを使用する場合は、45° に曲げます (図 1 を参照)。図 2 は、蛇行トレースを使用した別の例です。ただし、図 2 のデザインを使用する場合は、隣接するラインが結合していないことを確認してください。高速アプリケーションに蛇行トレースを使用する場合は、トレースが並列になることは絶対に避けるべきです。図 1 の例を参照してください。

       

      図 2. 蛇行トレースの例

      Figure 2. Example of Serpentine Traces

      図 3 は、密結合ペアのスキュー制御を示しています。トレースは密結合されているため、トレースがいったん離され、その後近づくと、インピーダンスが変化します。密結合ペアでは、ピン・レベルでスキューのマッチングを実行します。

       

      図 3. 密結合差動ペアのスキュー制御

      Figure 3. Skew Control Tightly-Coupled Differential Pairs

      隣接する信号層のトレースを設計する際は、ほぼ垂直になる場合を除いて、トレースが交差しないようにします。隣接する信号層でトレースを並行に配置すると、トレースが結合されます。

 

  • 終端方法

      インピーダンスのミスマッチは信号がラインにおいて前後への反射を発生させ、負荷レシーバでリンギングが生じます。リンギングはレシーバのダイナミック・レンジを縮小し、誤トリガの原因となる場合があります。反射を失くすため、ソースのインピーダンス (ZS) は、トレースのインピーダンス (Z0) および負荷のインピーダンス (ZL) と等しくする必要があります。Stratix デバイスは、終端抵抗器のオンチップ実装のサポートです。このセクションでは、次の信号終端方式について説明します。

    • 単純な並列終端
    • テブナン並列終端
    • アクティブ並列終端
    • 直列 RC 並列終端
    • 直列終端
    • 差動ペア終端
    • チップ内終端

 

  • 単純な並列終端

      単純な並列終端方式では、終端抵抗器 (RT) をラインのインピーダンスに等しくします。効果的にするため、終端抵抗器は可能な限り負荷の近くに配置します。図 1 を参照してください。

       

      図 1. 単純な並列終端

      Figure 1. Simple Parallel Termination

      RT からレシーバのピンとパッドへのスタブ長は、可能な限り短くします。スタブ長が長いと、レシーバのパッドから反射が発生し、信号が劣化します。ターミネータとレシーバの間に長い終端ラインが必要なデザインでは、抵抗器の配置が重要になります。終端ラインが長い場合は、フライバイ終端を使用してください (図 2 を参照)。

       

      図 2. 単純な並列フライバイ終端

      Figure 2. Simple Parallel Fly-By Termination

 

  • テブナン並列終端

      テブナン分圧器を使用する並列終端方式もあります (図 3 を参照)。終端抵抗は R1 と R2 に分割します。これらを合成するとライン・インピーダンスに等しくなります。この方式ではソース・デバイスからの電流は減りますが、VCC と GND の間が抵抗器で接続されるため、電源電流が増えます。

       

      図 3. テブナン終端

      Figure 3. Thevenin Termination

      スタブ長は信号の立ち上がりおよび立ち下がり時間によって左右され、最短に保つ必要があります。終端素子とレシーバとの間に長い終端ラインが必要なデザインでは、フライバイ終端またはテブナン・フライバイ終端を使用します。図 3 および 4 を参照してください。

       

      図 4. テブナン・フライバイ終端

      Figure 4. Thevenin Fly-By Termination

 

  • アクティブ並列終端

      図 5 は、終端抵抗器 (RT = Z0) がバイアス電圧 (VBIAS) に接続されているアクティブ並列終端方式です。この方法では、出力ドライバが High および Low レベル信号から電流を引き出せる電圧が選択されます。ただし、この方法では、出力遷移速度に合わせて電流をシンク/ソース可能な独立した電圧源が必要です。

       

      図 5. アクティブ並列終端

      Figure 5. Active Parallel Termination

      図 6 にアクティブ並列フライバイ終端方式を示します。

       

      図 6. アクティブ並列フライバイ終端

      Figure 6. Active Parallel Fly-By Termination

 

  • 直列 RC 並列終端

      直列 RC 並列終端方式では、抵抗器とコンデンサ (つまり、直列 RC) ネットワークを終端インピーダンスとして使用します。終端抵抗器 (RT) は Z0 と等しくなります。コンデンサは、一定の DC 電流をフィルタリングできるだけの容量がなければなりません。ただし、コンデンサの容量が大きすぎると、信号の遅延がデザインのしきい値を超える場合があります。

      容量が 100 pF 以下のコンデンサは終端の効果を弱めます。コンデンサは、低周波信号を阻止し、高周波信号を通過させます。したがって、グランドへの DC パスがないので、RT の DC 負荷効果によってドライバに影響を与えることはありません。直列 RC 終端方式では、バランスのとれた DC 信号 (すなわち、信号のオン時間とオフ時間が半分ずつ) を与えることが必要です。複数の負荷がある場合は、一般的にAC 終端を使用します。図 7 を参照してください。

       

      図 7. 直列 RC 並列終端

      Figure 7. Series-RC Parallel Termination

      図 8 に直列 RC 並列フライバイ終端を示します。

       

      図 8. 直列 RC 並列フライバイ終端

      Figure 8 Series-RC Parallel Fly-By Termination

 

  • 直列終端

      直列終端方式では、抵抗器は各負荷のインピーダンスとマッチングするのではなく、信号源のインピーダンスとマッチングさせます (図 9 を参照)。RT と出力ドライバのインピーダンスの合計は、Z0 と等しくなければなりません。アルテラのデバイスの出力インピーダンスは低いので、直列抵抗器を追加して、信号源をラインのインピーダンスにマッチングする必要があります。直列終端の利点は、わずかな電力しか消費しないことです。これに対し欠点は、RC 時定数が増大するため、立ち上がり時間が長くなることです。したがって、高速デザインでは、直列終端方式を使用する前に、アルテラの入出力バッファ情報仕様 (IBIS) モデルを使用してレイアウト前のシグナル・インテグリティのシミュレーションを実行する必要があります。

       

      図 9. 直列終端

      Figure 9. Series Termination

 

  • 差動ペア終端

      差動信号 I/O 規格では、受信デバイスの場所で信号間に終端抵抗器を配置することが必要です (図 10 を参照)。LVDS および LVPECL 規格では、終端抵抗器がバスの差動負荷インピーダンス (標準値 100 Ω) とマッチングする必要があります。アルテラの Stratix® デバイス・ファミリと Mercury™ デバイスには、チップ内終端オプションがあります。チップ内終端を使用すると、必要なボード・スペースが減少します。

       

      図 10. 差動ペア (LVDS および LVPECL) 終端

      Figure 10. Differential Pair (LVDS and LVPECL) Termination

      図 11 に、LVDS および LVPECL 規格の差動ペア・フライバイ終端方式を示します。

       

      図 11. 差動ペア (LVDS および LVPECL) フライバイ終端

      Figure 11. Differential Pair (LVDS and LVPECL) Fly-By Termination

      3.3 V PCML は、トランスミッタで 2 個の並列 100 Ω 終端抵抗器を、レシーバで 2 個の並列 50 Ω 終端抵抗器を使用します (図 12 を参照)。終端電圧 (VT) は、VCCIO 電圧 (3.3 V) と同じです。

       

      図 12. 差動ペア (3.3 V PCML) 終端

      Figure 12. Differential Pair (3.3 V PCML) Termination

      図 13 に、3.3 V PCML の差動ペア・フライバイ終端方式を示します。

       

      図 13. 差動ペア (3.3 V PCML) フライバイ終端

      Figure 13. Differential Pair (3.3 V PCML) Fly-By Termination

 

  • チップ内終端

      Stratix デバイス・ファミリは、いくつかの I/O 規格の終端をサポートするように設計したオンチップ抵抗器を備えています。オンチップ抵抗器は、ボード・スペースを解放し、信号配線の自由度を高め、ボード・デザイン作業を簡素化します。また、オンチップ抵抗器を使用すると、スタブの反射が減少します。この結果、Stratix 直列デバイスはより良い負荷終端やソース終端を実現するので、シグナル・インテグリティが向上します。

      Stratix シリーズのデバイスが持つすべてのトランシーバには、チャネルごとにプログラマブルな内部終端抵抗器があり、これらは、50、60、または 75 Ω のシングルエンド抵抗器にプログラムできます。差動モードでは、抵抗器が 100、120、または 150 Ω 終端を生成します。図 14 と 15 に、レシーバとトランスミッタのチップ内終端方式を示します。I/O 規格によって必要な終端抵抗器は異なるので、プログラマブル内部終端抵抗器が役立ちます。例えば、XAUI および Infiniband アプリケーションでは 100 Ω 差動終端が必要ですが、ギガビット・イーサネットとファイバ・チャネルでは 150 Ω 差動終端が必要です。

       

      図 14. レシーバのチップ内終端

      Figure 14. Receiver On-Chip Termination

      レシーバで使用されているオンチップ抵抗器をバイパスして、外部抵抗器を使用することができます。

       

      図 15. トランスミッタのチップ内終端

      Figure 15. Transmit On-Chip Termination

 

  • 終端デザイン例

      回路ボード設計時の課題の 1 つは、使用する終端のタイプとその設置場所の決定です。このセクションは、カスタム・ボード・デザインに必要な終端タイプと可能な限り最適な配置場所を決定するために役立ちます。

      データまたはクロック回路に関連する伝送線路が適切に終端されていない場合、信号の反射が発生します。この例のデザインには、次のような特徴があります。

      このデザイン例では、伝送線路を終端する必要があるかどうかを判断し、必要がある場合はその方法を決定します。

       

      遅延の算出

      誘電率が εr の誘電体に埋め込まれた伝送線路を伝送される立ち上がり時間が 300 ps の信号の遅延を求めるには、次の式を使用します。

      ストリップライン構成の場合

      マイクロストリップ構成の場合

      FR-4 では、ストリップライン構成の伝送線路において、1 インチあたり約 180 ps の信号遅延が生じます。したがって、この伝送線路の信号速度は遅延の逆数 (5.5*10-9 インチ / 秒) になります。

       

      帯域幅の算出

      図 16 は、任意の瞬間 t の電圧が次の式のとおりであることを示しています。

       

      図 16. AC 回路の充電における特性電圧図

      Figure 16. Characteristic Voltage Plot for Charging of an AC Circuit

      曲線の 10% では、次のようになります。

      曲線の 90% では、次のようになります。

      10% の式を 90% の式で割ると、次のようになります。

      ここで、

      時定数変数は、次の式によって -3dB 周波数に関係付けられます。

      前の式から、時定数 r の式を求めることができます。

      時定数を電圧式に当てはめると、次が得られます。

      正弦波信号の帯域幅は、次の式で求めます。

      立ち上がり時間が Tr の信号の最高周波数成分は、この式で求める周波数を持ちます。

      前述の信号の立ち上がり時間は 300 ps でした。これは、信号の最高周波数成分が次の値であることを意味します。

      次の式に

      帯域幅と速度の数値を当てはめると、次の値が求まります。

      伝送線路が波長を 10 で割った数値より長い場合は、終端が必要です。このデザイン例では、伝送線路の長さが 2 インチなので終端が必要です。

       

      並列終端の使用

      並列終端は、伝送線路の両端または遠端だけに配置できます。終端は可能な限りソースまたはディスティネーションに近くに配置します。終端と伝送線路の端の間の伝送線路は、信号に対する容量性負荷として作用します。集積回路 (IC) 近くに終端を配置できない場合は、ピンの後に配置します (つまり、フライバイ構成)。

    • A 300-ps rise-time signal
    • Two-inch long transmission path between the source and the destination
    • delay = 85√εr ps per inch
    • delay = 85√(0.457εr+0.67) ps per inch
    • V = VFINAL(1–e–t/RC)
    • 0.1 VFINAL = VFINAL (1–e–t1/RC)
    • 0.9 = e–t1/RC
    • 0.9 VFINAL = VFINAL (1–e–t2/RC)
    • 0.1 = e–t2/RC
    • 9 = e(t2–t1)/RC
    • ln 9 = (t2–t1)/RC
    • 2.197 = (t2–t1)/RC
    • t2–t1 = Rise time of the signal (Tr) and RC = time constant = r
    • Frequency = 1/2 πr
    • r = RC = 1/2 πf
    • 2.197 = 2 πf Tr
    • f = 0.35/Tr
    • Bandwidth = 0.35/Tr
    • Bandwidth = 0.35/300 ps = 1.16 GHz
    • Speed = Frequency x Wavelength
    • 5.5 giga inches per second = 1.16 GHz x wavelength
    • wavelength = 4.74 in.
    • wavelength/10 = 0.474 in.
    • Reflection coefficient = (ZLOAD – Z0)/(ZLOAD + Z0)

 

  • TDR(Time Domain Reflectometry) と不連続性
    • TDR

        TDR (time domain reflectometry) は、伝送経路における不連続性を観察する手段です。TDR が伝送媒体を介してパルスを送信します。エネルギーのパルスが伝送経路の終端または伝送経路内の不連続性のある個所に到達すると、反射が発生します。これらの反射により、不連続性の大きさと場所を特定することができます。このセクションでは、TDR について解説します。

        図 1 は、PCB に接続されていないケーブルの TDR 電圧図です。中央の線は、長さ 1 m の 50 Ω ケーブルです。パルスは A 地点で始まって (Z0 = 50 Ω) ケーブルを伝送され、伝送線路の終点 (B 地点) で止まります。伝送線路の終点は開いているので、無限大のインピーダンス、ZLOAD = α が存在します。したがって、この負荷の反射係数は次の式で求められます。

        信号全体が反射します。B 地点では、信号の振幅が 2 倍になります。図 1 を参照してください。

         

        図 1. PCB にケーブルを接続していない状態の TDR 電圧図

        Figure 1. TDR Voltage Plot with Cable Not Connected to PCB

        同じ長さのケーブルを SMA コネクタを介して PCB に接続すると、図が変化します。図 2 を参照してください。SMA コネクタの性質は誘導性よりも容量性が優勢なので容量性負荷として作用し、TDR 図ではディップが現れます。

         

        図 2. PCB にケーブルを接続した状態の TDR 電圧図

        Figure 2. TDR Voltage Plot with Cable Connected to PCB

        図 3 は、SMA コネクタの曲線の拡大図です。TDR 解析のために送信されるパルスの立ち上がり時間は非常に短い (約 20 ps) ので、TDR 電圧図には伝送経路上のすべての不連続性が示されます。

        SMA は伝送経路上の容量性の不連続性なので、電圧図の信号はディップを作ります。理想的な伝送線路のインピーダンスは、次の式で定義されます。

        したがって、キャパシタンスが増加すると、インピーダンスは減少します。不連続性が誘導性である場合は、インピーダンスが増加し、TDR 図では隆起として表れます。キャパシタンスとインダクタンスは、TDR 図の曲線から計算できます。図 3 のようにディップがある場合は、キャパシタンスを計算できます。

         

        図 3. PCB の SMA コネクタ周辺部分の TDR 電圧図

        Figure 3. TDR Voltage Plot for the Section Around the SMA Connector on PCB

        TDR 図のディップを近似する等価回路は、図 4 に示すようなグランドへのコンデンサです。

         

        図 4. 容量性の不連続性のある伝送線路の等価回路

        Figure 4. Equivalent Circuit for a Transmission Line with Capacitive Discontinuity

        この種の回路の RC 式は次のとおりです。

        2 本の伝送線路は、互いに並列であるかのように動作します。

        電圧の変化 (ΔV) と立ち上がり時間 (Tr) は、曲線から求めることができます。これらの値は式に代入できます (つまり、Z0 = 50 Ω)。

        この式から RC 時定数を求めます。また、曲線を使用して RC 時定数の近似値を求めることもできます。立ち上がりの 0% ~ 63% が RC です。RC を求めた後は、それを使用してキャパシタンス (信号が示した不連続性) を求めることができます。

        不連続性の性質がより誘導性に見える (つまり、曲線が上昇する) 場合、信号は図 5 のような回路を通過したことになります。伝送線路が分割され、その間に誘導性の不連続性が生じます。

         

        図 5. 誘導性の不連続性のある伝送線路の等価回路

        Figure 5. Equivalent Circuit for a Transmission Line with Inductive Discontinuity

        次の2 つの式から誘導性の不連続性 (L) を求めます。

        インダクタンス値を求めるには、次の式で Z0 = 50 Ω を使用します。

        図 6 は、PCB 伝送経路の断面を示したもので、多くの不連続性が見られます。

         

        図 6. PCB の断面における TDR 電圧図の例

        TDR 図が図 7 に近い場合は、電圧のディップを計算に入れることにより、SMA コネクタによって生じる容量性の不連続性を計算します。

         

        図 7. PCB の一部分の TDR 図

         

        次の式の Tr と V は、

        図 8 の曲線から求めることができます。

         

        図 8. SMA の TDR 図

        この例では、次の式が成立します。

        この式から次の式が得られます。

        このセクションの例は、シミュレータで不連続性をモデル化するときに使用できます。ただし、TDR を使用して不連続性の寄生容量を抽出するのではなく、2D および 3D フィールド・ソルバで不連続性をモデル化できます。

      • 反射係数 = (ZLOAD – Z0)/(ZLOAD + Z0)
      • この場合の反射係数は、(α– 50)/(α + 50) = 1 です。
      • Z0 = √(L/C)
      • R = Z0/2
      • RC = Z0C/2
      • (ΔV/250 mV) = 1 - (Tr /2RC)
      • R = 2Z0
      • L/R = L/2Z0
      • (ΔV/250 mV) = 1 - (Tr x Z0 /L)
      • (ΔV/250 mV) = 1 - (Tr /2RC)
      • RC = (Tr x 250 mV)/2 (250 mV - ΔV) = 29.9 ps
      • RC = Z0C/2
      • If Z0 = 50 Ω, then C = 1.196 pF

     

    • 伝送経路に関係する不連続性

        伝送経路での不連続性は、信号を劣化させます。立ち上がりが高速の信号のほうが、立ち上がりが低速の信号よりも多く劣化します。よって、高速ボード・デザインでは、慎重なプランニングにより不連続性に関連する問題を回避する必要があります。このセクションでは、伝送経路に関係する誘導性と容量性の不連続性について説明します。

       

      • 誘導性の不連続性

          図 9 は、2 つの異なる SMA コネクタの TDR 電圧図です。SMA コネクタの片側は 50 Ω、反対側は 58 Ω です。領域内ではインダクタンスが増加するため、曲線は上向きです。

          図 9 の 2 つの曲線は、SMA コネクタによる 2 つの異なる不連続性を表しています。ピークの高い方の曲線は、約 3.8 nH の誘導性を伴う、大きい不連続性を持つコネクタを表しています。ピークの低いほうの曲線は、約 2.6 nH の誘導性を伴う、小さい不連続性を持つコネクタを表しています。このグラフから、両曲線の不連続性のインダクタンスを計算できます。

           

          図 9. SMA コネクタのインピーダンス曲線

          Figure 9. Impedance Curves for SMA Connectors

          図 9 は、2 つのSMA コネクタを介して伝送される 3.125 Gbps 信号を示しています。この信号の立ち上がり時間は、約 70 ps です。

          図 10 は、信号が低インダクタンス (2.6 nH の不連続性) SMA コネクタを通過するときのアイ開口図です。アイ開口は 336 mV、ジッタは 20 ps です。

           

          図 10. 低インダクタンス SMA コネクタのアイ開口とアイ開口の拡大図

          Figure 10. Lower-Inductance SMA Connector Eye Opening and Expanded View of the Eye Opening

          アイの拡大図 (図 10) を見ると、ジッタをより細かく確認できます。ピーク・トゥ・ピーク・ジッタの値は約 20 ps です。

          図 11 は同じ信号のアイ開口図ですが、ここでは、高インダクタンス SMA コネクタにより信号が 3.8 nH の誘導性の不連続性を通過しています。アイ開口は、約 332 mV です。図を比較すると、図 11 のほうが図 10 よりジッタが多いことがわかります。

          アイの拡大図 (図 11) を見ると、ジッタをより細かく確認できます。ピーク・トゥ・ピーク・ジッタの値は約 24 ps です。

           

          図 11. 高インダクタンス SMA コネクタのアイ開口とアイ開口の拡大図

          Figure 11. Higher-Inductance SMA Connector Eye Opening and Expanded View of the Eye Opening

          誤ったタイプのコネクタを使用した場合や、他の形の誘導性の不連続性が伝送経路に加わった場合は、ジッタが増加し、アイ開口が縮小します。立ち上がり時間の短い信号では、ジッタ現象の増加は深刻な問題となります。また、信号に対してより多くのストレスがかかると (つまり、ランダムなストレス)、ジッタがより顕著になります。

       

      • 容量性の不連続性

          このセクションでは、伝送経路に部品が存在するときに通常発生する、容量性の不連続性の影響を説明します。

          図 12 の 2 つのコネクタ図は容量性負荷を示しています。1 つは容量性の低い不連続で、もう 1 つは容量性の高い不連続です。負荷のキャパシタンス (C) は、次の式で計算できます。

          3.125 Gbps 信号 (擬似ランダム・バイナリ・シーケンス (PRBS) パターン) は、容量性の低いコネクタ (1.2 pF) として見なせる 1 つ目のコネクタを通って送信されます。アイ開口とジッタは他方のコネクタで観察します。

           

          図 12. 容量性の不連続性の影響を示す低容量性の負荷コネクタと高容量性の負荷コネクタ

          Figure 12. Lower- and Higher-Capacitive Load Connectors Illustrating the Effects of Capacitive Discontinuity

          図 13 は、1.2 pF の不連続性を発生させるコネクタによるアイ開口を示しています。アイ開口は、330 mV の差動電圧です。アイの拡大図では、ピーク・トゥ・ピーク・ジッタが約 27 ps になっています。

           

          図 13. 低キャパシタンス・コネクタのアイ開口とアイ開口の拡大図

          Figure 13. Lower-Capacitance Connector Eye Opening and Expanded View of the Eye Opening

          図 13 は、容量性の高いコネクタと見なされる 2 つ目のコネクタを通して送信される 3.125 Gbps PRBS パターンを示しています。アイ開口とジッタは他端で観察します。

          図 14 は、キャパシタンスが 2.9 pF の SMA コネクタを通過する同じ信号のアイ開口を示しています。アイ開口は、約 280 mV の差動電圧です。アイ開口の拡大図では、ピーク・トゥ・ピーク・ジッタが 43 ps になっています。

           

          図 14. 高キャパシタンス・コネクタのアイ開口とアイ開口の拡大図

          Figure 14. Higher-Capacitance Connector Eye Opening and Expanded View of the Eye Opening

          伝送経路上にコネクタとコンポーネントを追加することはできるだけ避ける必要があります。コネクタが必要な場合は、伝送経路上で誘導性や容量性の不連続性の発生が最小であるものを選択します。2.9 および 1.2 pF コンデンサを通過する 3.125 Gbps 信号へのジッタと振幅の影響は、非常に重要です。アイ開口は振幅差 50 mV を示し、拡大図はピーク・トゥ・ピーク・ジッタ差 16 ps を示しています。

        • ρ = RC = (Z0C/2)

       

      • ビアの不連続性

          ビアはエッジの速度を低下させ、反射の原因となるので、トレース配線時にはできるだけビアと層の変更を避けてください。ビアには誘導性と容量性の両方の性質がありますが、容量性が優勢です。差動信号を使用するデザインでは、ビアが必要です。ただし、非反転信号と反転信号が同じ不連続性を通過するように、差動ペアの各信号についてビアを同じ構成にする必要があります。これにより、ビアで生じる不連続性による信号のばらつきはコモン・モードとなります。差動モードの不連続性は、ダイナミック・レンジ縮小の原因となります。

          ブラインド・ビアは、フルサイズ・ビアと比較すると、より高価ながら小型であり、不連続性としての作用が少なくなります。ブラインド・ビアは PCB を貫通せず、ビアによる不連続性を抑制するように設計されています。フルサイズ・ビアの使用時に性能を向上させるには、ビアを伝送線路と直列で使用します。ビアがハンギングした状態で残された部分は、容量性スタブとして作用します。

          図 15 は 18 層のボードを示しています。層 1、3、および 16 は信号層です。トレースを、層 3 を通って配線するのではなく、層 1 から層 16 に配線します。層 3 で止まるトレースを配線すると、ハンギング状態のまま残されたビアの部分は、容量性スタブとして作用します。

          図 15. トレース・スタブを含む 18 層のボード

          Figure 15. Eighteen-Layer Board with Trace Stub

          ビアに対する容量性スタブの影響は、ボード・デザインに次のものが含まれる場合に、より顕著になります。

          容量性スタブを含む厚さ 93 mil のボードによる 3.125 Gbps 信号に対する影響は、同じ周波数で動作する厚さ 200 mil のボードより少なくなります。よって、ボードが厚すぎる場合、ビアは (3.125 Gbps において) シグナル・インテグリティに影響を与えると言えます。

          パッドは互いの間で並行プレートによるキャパシタンスを発生させるので、可能であれば、ビアおよびビア・スタブを避け、ビア上の不要なパッドは取り除きます。厚さ 100 mil のボードを設計する場合は、3.125 Gbps 信号用のビアをバックドリルする必要はありません。ただし、100 mil よりある程度厚みのあるボードでは、バックドリルが推奨される場合もあります。

          伝送線路上の電流は、磁界を生じます。リファレンス構造では、磁力線がリターン電流を誘導します。リファレンス・プレーンに面した幅の広い面が伝送線路にある場合、リターン電流のほとんどは、伝送線路の下の、リファレンス・プレーンの表皮厚部分を流れます。表皮厚の値は、次の式で計算できます。

          ここで、

          リファレンス・プレーンの任意の地点 x の電流密度は、次の式で計算できます。

          ここで、

          リターン電流に対しては適切な経路を設ける必要があります。図 16 は、差動信号ペア (赤と緑で示す構造) のために層を (層 1 から層 13 へ) 変更した様子を示しています。信号は A 地点 (図 16) で始まり、B 地点 (図 18) に伝送されます。

          図 16 ~ 18 は、信号ラインに対してソリッド・リファレンス・プレーン (水色で示す構造) が設けられていることを示しています。

          必要な場合は、GND アイランドを作成します。GND アイランドを作成するときには、プレーンを基準とする他の信号がスプリットを通過しないようにします。信号がスプリットを通過すると、ループが増加し、その領域のインダクタンスも増加します。

           

          図 16. 層の変更

          Figure 16. Layer Changes

          層が変わる位置では、リターン電流経路に GND ビアを設ける必要があります。リターン経路に GND ビアがない場合、リターン電流は最も近い経路を探しますが、経路が十分近くない場合もあります。このシナリオでは、電流がより長い経路を通り、ループが大きくなります。ループを通過する磁束線数により、ループが大きくなるとインダクタンスも増加します。図 16 に示すビアは 2 つだけですが、信号ビアを囲むビアを増やすことを推奨します。

          図 17 は、図 16 の層変更を側面から見た図です。信号は層 1 から層 13 に伝送されます。各層にはビア・パッドがあります。パッド間には並行プレートによるキャパシタンスがあるので、不要なパッドにより容量性負荷が増大します。このため、伝送線路にビアを直接接続するパッド以外のすべてのパッドは取り除いてください。

           

          図 17. 層の変更の側面図

          Figure 17. Side View of Layer Changesard with Trace Stub

          図 18 では、GND アイランドによって、信号に適したリファレンス経路を提供しています。過度の不連続性を避けるために、GND ビア (水色で示す構造) が使用されています。

          図 18 の PCB には十分な GND ビアがないので、信号ビアの周囲に GND ビアを追加して、2 つの信号ラインに均等に分散させる必要があります。図 18 では、差動ペアの片側にのみ、近い GND ビアがあります

           

          図 18. B 地点への伝送経路

          Figure 18. Transmission Path to Point B

          図 19 は、厚さ 93 mil の Stratix® GX 開発ボードのサンプル・ビアを含む TDR 図です。このビアは、0.7 pF の容量性の不連続性を持つと見なすことができます。このビアは、18 層ボードの層 1 と層 13 にある 2 つの伝送線路を接続します。

           

          図 19. 厚さ 93 mil のボードのビアに起因する容量性の不連続性

          Figure 19. Capacitive Discontinuity Due to a Via on a 93-mil Thick Board

        • 信号速度がより高速
        • より厚いボード
        • 必須ではない余分なビア・パッド
        • 表皮厚さ = 1/√(πƒµoµrσ)
        • ƒ = 周波数
        • µo = 真空の透磁率
        • µr = 比透磁率
        • σ = 材料の伝導性
        • Ix = Ioe -x/do
        • Ix = x における電流密度
        • Io = 表皮厚における電流密度
        • x = 表面からの距離
        • do = 表皮厚

       

      • 伝送経路に関係する直角ベンド

          伝送線路でのインピーダンスの不連続性を最小にするには、直角ベンドの使用を避けます。ベンド部では、有効伝送線路幅が増加し、その結果インピーダンスの不連続性が生じてキャパシタンスが増加します。

          90° ベンドではなく、45° マイター・ベンドを使用します。45° マイター・ベンドは、インピーダンスの不連続性を最小に抑えることによって、信号の反射を低減します。また、直角ベンドはアンテナと見なすこともできます。図 20 は、FR-4 誘電体 (εr = 4.1、損失正接 = 0.022) に埋め込まれている、50 Ω インピーダンス用の寸法を持つ、 60 mil の伝送線路を示しています。90° と 45° ベンド (図 21 を参照) のトレースを SPICE モデルを使用してシミュレートしています。寄生要素は、3D フィールド・ソルバで抽出します。

           

          図 20. 伝送線路の 90° ベンド

           

          図 21. 伝送線路の 45° ベンド

          図 22 はボードの断面図です。

           

          図 22. ボードの断面図

          1 ns (立ち上がり時間) 信号をトレースの一端に供給し、他端で出力を観察します。余分な容量性負荷が原因で、90° ベンドの出力は若干遅延し、リンギングが増加しています。長いトレースその他のストレスの多い条件でドライブすると、わずかなリンギングでも致命的です。例えば、ほぼ閉じたアイにさらにクロージャが加わると、レシーバがデータ・ビットを認識できない場合が生じます。90° ベンドは、3.125 Gbps で動作する信号には、より深刻な影響与えます。図 23 は、ベンドが信号に与える影響を示しています。

           

          図 23. ベンドが信号に与える影響

          Figure 23. Effects of Bends on Signals

  • グランド・バウンス

      デジタル・デバイスの高速化に伴い、出力スイッチング時間が短縮されます。スイッチング時間が短いと、デバイスが負荷キャパシタンスを放電する際に出力内で過渡電流が増加します。デバイスの複数の出力がロジック・ハイからロジック・ローに同時にスイッチングするときに発生するこれらの大電流により、グランド・バウンスと呼ばれるボード・レベルの現象が発生する場合があります。

      グランド・バウンスの原因には多くの要素があります。このため、考えられるすべての PCB 環境に対するグランド・バウンスの大きさを予測できる標準的なテスト方法はありません。各条件と各デバイスのグランド・バウンスへの相対的な寄与率は、プログラマブル・ロジック・デバイス (PLD) でのグランド・バウンスの大きさに影響を与える一般的な条件である負荷キャパシタンス、ソケットのインダクタンス、およびスイッチング出力数などの条件を使用してデバイスをテストすることで決定します。

       

      デザイン・ガイドライン

      グランド・バウンスを抑制するには、アルテラは次のデザイン手法を推奨します。

       

      図 1. コンデンサ・パッドに接続するビアの推奨位置

      Figure 1. Suggested Via Location that Connects to Capacitor Pad

      これらのデザイン・ガイドラインは情報を提供し、さまざまな PCB 条件で動作する高速ロジック・デザインに役立ちます。

    • できるだけ多くの VCC/GND ペアにデカップリング・コンデンサを追加します。
    • デカップリング・コンデンサは、デバイスのパワー・ピンとグランド・ピンのできるだけ近くに配置します。
    • アルテラ®のデバイス・ピンの負荷を最小にするために、カウンタの出力に外部バッファを追加します。
    • 使用していない I/O ピンを出力ピンとして設定し、出力を Low に駆動します。この構成は仮想グランドとして機能します。この Low 駆動出力ピンを GNDINT やボードのグランド・プレーンに接続します。
    • 使用していない I/O ピンは、「プログラマブル・グランド」ビット (I/O セルあたり 1 ビット) をプログラミングすることにより、グランドに駆動できます。こうすることで、マクロセルを犠牲にせず、埋め込みマクロセルとして使用できます。
    • 速度が重要でない場合は、低スルー・レート・ロジック・オプションをオンにします。
    • 外部デバイスで負荷をバッファリングするか、バスを駆動するデバイスの数を減らし、負荷キャパシタンスを制限します。
    • できるだけソケットをなくします。
    • 同時にスイッチングする可能性のある出力の数を減らすか、デバイス全体に均等に分散します (または、この両方を行います)。
    • スイッチング出力をパッケージのグランド・ピンに近付けます。
    • スイッチング・ピンの横にプログラマブル・グランドを作成します。
    • プルアップ抵抗器をなくすか、プルダウン抵抗器を使用します。
    • 別々の VCC とグランド・プレーンを提供するマルチレイヤ PCB を使用します。
    • 各スイッチング出力に適切な直列抵抗器を追加し、各出力への電流を制限します。
    • 短時間だけ変化するピンからの影響を受けない、同期デザインを作成します。
    • 出力ピンのローカル・バウンスを最小限に抑えるように I/O ピンを割り当てます。
    • パワー・ピンとグランド・ピンを隣同士に配置します。電流はパワー・ピンとグランド・ピンで逆方向に流れるため、相互インダクタンスによって総インダクタンスが減少します。
    • より大きいビアでコンデンサ・パッドをパワー・プレーンとグランド・プレーンに接続し、デカップリング・コンデンサのインダクタンスを最小化します。
    • ビアとコンデンサ・パッド間で幅広く短いトレースを使用するか、コンデンサ・パッドの隣にビアを配置します。図 1 を参照してください。
    • 表面実装コンデンサを使用し、リード・インダクタンスを最小にします。
    • 実効直列抵抗 (ESR) が小さいコンデンサを使用します。ESR は 400 Ω未満にします。
    • 各 GND ピンおよびビアは、グランド・プレーンに個々に接続します。
    • アルテラは、ボード上に特別なキャパシタンスを追加するために、各パワー (VCC) プレーンに隣接してグランド・プレーンを配置することを推奨します。この配置によりリード・インダクタンスがゼロになり、ESR は生じません。 2 つのプレーン間の誘電体の最大厚は 5 mil です。

 

  • グランド・バウンスの解析

      図 2 は、グランド・バウンスを解析するための単純なモデルです。デバイスから駆動される外部コンポーネントは、そのデバイスへのキャパシタンス負荷 (C1 ~ Cn) として作用します。これらの容量性負荷は、次の式で求められる電荷を蓄えます。

       

      図 2. グランド・バウンスのモデル

      Figure 2. Ground Bounce Model

      デバイスの環境とグランド・パスには、(図 2 に L1、L2、および L3 として示されている) 固有のインダクタンスがあります。L1 は、デバイスのダイからパッケージ・ピンへのボンド・ワイヤのインダクタンスとピン自体のインダクタンスです。L2 は、デバイスのグランド・ピンと PCB 間の接続メカニズムのインダクタンスです。このインダクタンスは、ソケットを介してデバイスを PCB に接続するときに最大になります。L3 は、デバイスと、電源のリファレンス・グランドが接続される PCB の場所との間の PCB トレースのインダクタンスです。

      グランド・バウンスは、複数の出力が High から Low にスイッチングされるときに発生します。この遷移により負荷キャパシタンスに蓄えられていた電荷が、デバイスに流れ込みます。電流の突入 (di/dt) がデバイスを出てインダクタンス (L) を通りボードのグランドに到達し、式 V = L × (di/dt) で決定される電圧 (V) を発生させます。ボードのグランドとデバイスのグランド間のこの電圧差により、Low 出力またはクワイエット出力に対する相対グランド・レベルが一時的に上昇、つまりバウンスします。電流の突入は短いものの、バウンスは PCB の他のデバイスをトリガするほど大きくなる場合もあります。

      同期デザインでは、次のクロック・エッジの前に同期出力が安定するために十分な時間があるので、グランド・バウンスが問題になることはあまりありません。また、シンクロナス回路がクワイエット出力の電圧スパイクによって誤トリガされる可能性は低くなります。

      スイッチング出力とクワイエット出力の容量性負荷は、グランド・バウンスに異なる影響を与えます。

    • Charge (Q) = [voltage (V) × capacitance (C)]

 

  • スイッチング出力

      スイッチング出力の容量性負荷が増加すると、瞬時スイッチングに使用できる電荷の量が増加し、ひいてはグランド・バウンスが大きくなります。デバイスによっては、負荷がデバイス出力あたり約 100 pF に達するまで、容量性負荷によりグランド・バウンスが増加します。この時点で、デバイス出力バッファが最大通電容量に到達し、誘導性の要素が優勢になります。

      容量性負荷を低減させ、結果的にグランド・バウンスを抑える方法の 1 つは、デバイスのスイッチング出力をバス・ドライバの集積回路 (IC) に接続することです。この IC の出力は大きな容量性負荷を駆動し、デバイスの負担を軽減して、デバイスのクワイエット出力のグランド・バウンスを最小化します。

      一部のバス・アプリケーションは、プルアップ抵抗器を使用して、バスのデフォルトの High 値を発生させます。これらの抵抗器は、最大電圧まで負荷キャパシタンスを充電します。結果として、駆動デバイスは、より高いレベルのグランド・バウンスを発生させます。グランド・バウンスが懸念事項となるアプリケーションのプルアップ抵抗器をなくすか、またはプルダウン抵抗器を代わりに使用するバス・ロジックを設計してください。

      グランド・バウンスにはスイッチング出力数も影響します。スイッチング出力数が増加すると、蓄えられている全電荷も増加します。全電荷は、各スイッチング出力で蓄えられる電荷の合計です。したがって、スイッチング出力数が増加すると、グランドにシンクする必要がある電流の量が増加します。グランド・バウンスは、スイッチングしている出力が増加するごとに、40 ~ 50 mV も増加する場合があります。

      アルテラのデバイスでは、これらの影響を弱めるために、VCC とGND ピンの複数のペアを設けています。スイッチング出力をグランド・ピンに近付け、同時スイッチング出力をデバイス全体に分散させることにより、グランド・バウンスを低減させます。

      スイッチング・ピンをグランド・ピンの横に配置するだけではなく、グランドのみを駆動する出力ピンをデザインで作成することにより、プログラマブル・グランド・ピンを作成します。ボードのグランドにこの出力ピンを接続することにより、デバイスのグランドは、グランド・バウンスの低減に役立つボードのグランドへの別の接続を持ちます。

      アルテラの多くのデバイスでは、出力ドライバのスルー・レートを選択できます。すべてまたはほとんどのドライバで低スルー・レート・オプションをオンにすると、ドライバの速度が低下し、di/dt が減少して、グランド・バウンスが低減されます。

      グランド・バウンスをさらに低減するには、デザインにおいて同時にスイッチングできる出力数を制限します。カウンタなどの機能では、標準的なシーケンシャル・バイナリ・コードではなく、一度に 1 ビットだけがスイッチングされるグレー・コードを使用します。

      極端な場合は、高速ロジック・デバイスの各スイッチング出力に直列に抵抗器を追加することで、各出力への電流を制限し、許容範囲のレベルにグランド・バウンスを低減できます。

 

  • クワイエット出力

      クワイエット出力の容量性負荷の増加はローパス・フィルタリングとして機能し、グランド・バウンスを弱める効果があります。クワイエット出力の容量性負荷は、200 ~ 300 mV もグランド・バウンスを低減させることができます。ただし、クワイエット出力での容量性負荷の増加により、容量性負荷を持つピンがスイッチングする際に他のクワイエット出力で発生するノイズが増える場合があります。

 

  • リード・インダクタンスの最小化

      VCC とグランド・プレーンが別々にある多層 PCB を使用すると、PCB トレースのインダクタンスにより発生するグランド・バウンスも低減できます。VCC とグランド電源をワイヤラッピングすると、通常、グランド・バウンスの量が増加します。望ましくないインダクタンスを抑制するため、インダクタンスの低いバイパス・コンデンサを、VCC 電源ピンとボードのグランド・プレーン間に、パッケージの電源ピンのできるだけ近くに配置します。アルテラは、グランド・バウンスを低減するため、0.01 μF ~ 0.1 μF の ESR が小さいデカップリング表面実装コンデンサを並列で使用することを要求しています。これらのコンデンサに並列に 0.001 μF コンデンサを追加すると、高周波数ノイズ (>100 MHz) がフィルタリングされます。

      詳細については、Minimizing Ground Bounce & VCC Sag white paper (英語版 ・ PDF) を参照してください。

 

  • 伝送線路を理解する

      伝送線路は、抵抗 (R)、インダクタンス (L)、およびキャパシタンス (C) が混在して分布するトレースです。伝送線路レイアウトには以下の 2 種類があります。

      図 1 はマイクロストリップ・レイアウトを示しています。これは、PCB の最上層または最下層で配線されるトレースであり、電圧リファレンス・プレーン (パワーまたは GND) が 1 つだけあります。図 2 は、PCB の内層で配線されているトレースを使用し、2 つの電圧リファレンス・プレーン (パワーや GND) を持つストリップライン・レイアウトを示しています。

       

      図 1. マイクロストリップ伝送線路レイアウト

      Figure 1. Microstrip Transmission Line Layout

       

      図 2. ストリップライン伝送線路レイアウト

      Figure 2. Stripline Transmission Line Layout

      図 1 と 図2 の注:

    • マイクロストリップ
    • ストリップライン
    • W = トレースの幅、T = トレースの厚さ、H = トレースとリファレンス・プレーンの間の高さ
    • W = トレースの幅、T = トレースの厚さ、H = トレースと 2 つのリファレンス・プレーンの間の高さ

 

  • インピーダンスの計算

      PCB の回路トレースはすべて特性インピーダンスを持ちます。このインピーダンスは、トレースの幅 (W)、トレースの厚さ (T)、使用材料の誘電率 (εr)、およびトレースとリファレンス・プレーン間の高さ (H) によって決まります。

    • イクロストリップのインピーダンス

        PCB の外層に配線され、その下にリファレンス・プレーン (GND または VCC) が配置された回路トレースにより、マイクロストリップのレイアウトが構成されます。マイクロストリップ・トレース・レイアウトのインピーダンスは、次の式で計算します。

        一般的な値として W = 8 mil、H = 5 mil、T = 1.4 mil、εr、および (FR-4) = 4.1 を使用して、マイクロストリップのインピーダンス (Z0) を求めると、次のようになります。

        式の測定単位は mil です (1 mil = .001 インチ)。また、銅 (Cu) トレースの厚さ (T) は通常オンスで測定します (1 oz = 1.4 mil)。

        図 3 は、式の値を使用し、誘電体の高さとトレースの厚さを一定にした場合の、マイクロストリップ・トレースのインピーダンスとトレース幅 (W) の関係を示しています。

         

        図 3. トレース幅を変化させた場合のマイクロストリップ・トレースのインピーダンス

        Figure 3. Microstrip Trace Impedance with Changing Trace Width

        図 4 は、マイクロストリップ・トレースのインピーダンス計算式の値を使用し、トレースの幅とトレースの厚さを一定にした場合の、マイクロストリップ・トレースのインピーダンスと高さ (H) の関係を示しています。

         

        図 4. 高さを変化させた場合のマイクロストリップ・トレースのインピーダンス

        Figure 4. Microstrip Trace Impedance with Changing Height

        インピーダンスのグラフは、インピーダンスの変化がトレース幅に反比例し、グランド・プレーンからのトレースの高さと正比例することを示しています。/p>

        図 5 では、マイクロストリップ・トレースのインピーダンス計算式の値を使用し、トレースの幅と誘電体の高さを一定にした場合の、マイクロストリップ・トレースのインピーダンスとトレースの厚さ (T) の関係を示しています。図 5 は、トレースが厚くなると、トレースのインピーダンスが減少することを示しています。/p>

         

        図 5. トレースの厚さを変化させた場合のマイクロストリップ・トレースのインピーダンス

        Figure 5. Microstrip Trace Impedance with Changing Trace Thickness

      • Z0 = [(87/√(εr + 1.41)) ln [(5.98 ×H)/(0.8W + T)] Ω
      • Z0 = [(87/√(4.1+1.41)) ln (5.98×(5)/0.8(.8)=1.4)] Ω
      • Z0 ~ 50 Ω

     

    • ストリップラインのインピーダンス

        2 つの低電圧リファレンス・プレーン (パワーや GND) を持つ PCB の内層に配線されている回路トレースにより、ストリップライン・レイアウトが構成されます。ストリップライン・トレース・レイアウトのインピーダンスは、次の式で計算します。

        式 2:

        一般的な値として W = 9 mil、H = 24 mil、T = 1.4 mil、εr、および (FR-4) = 4.1 を使用してストリップラインのインピーダンス (Z0) を求めると、次のようになります。

        図 6 は、ストリップライン・トレースのインピーダンス計算式を使用し、ストリップライン・トレースの高さと厚さを一定した場合の、インピーダンスとトレース幅の関係を示しています。

         

        図 6. トレース幅を変化させた場合のストリップライン・トレースのインピーダンス

        図 7 は、ストリップライン・トレースのインピーダンス計算式を使用し、トレースの幅とトレースの厚さを一定にした場合の、ストリップライン・トレースのインピーダンスと誘電体の高さ (H) の関係を示しています。

         

        図 7. 誘電体の高さを変化させた場合のストリップライン・トレースのインピーダンス

        Figure 7. Stripline Trace Impedance with Changing Dielectric Height

         

        マイクロストリップのレイアウトと同様に、ストリップライン・レイアウトのインピーダンスもライン幅に反比例し、高さに正比例します。ただし、GND からのトレースの高さの変化による影響は、マイクロストリップのレイアウトよりもストリップライン・レイアウトのほうがかなり緩やかです。ストリップライン・レイアウトでは信号が FR-4 材料で挟まれるのに対し、マイクロストリップのレイアウトでは一方が開放されています。この露出のために、マイクロストリップのレイアウトに比べてストリップライン・レイアウトの実行誘電率が大きくなります。よって、同じインピーダンスを達成するには、ストリップライン・レイアウトではマイクロストリップのレイアウトよりも誘電体のスパンを大きくする必要があります。このため、インピーダンス・ラインを制御したストリップライン・レイアウトの PCB は、マイクロストリップのレイアウトの PCB より厚くなります。

        図 8 は、式 2 を使用し、トレース幅と誘電体の高さを一定にした場合の、ストリップライン・トレースのインピーダンスとトレース厚さの関係を示しています。図 8 は、トレースが厚くなると、特性インピーダンスが減少することを示しています。

         

        図 8. トレースの厚さを変化させた場合のストリップライン・トレースのインピーダンス

        Figure 8. Stripline Trace Impedance with Changing Trace Thickness

      • Z0 = [(60/√εr) ln (4H/0.67π(T+0.8w))] Ω
      • Z0 = [(60/√(4.1)) ln (4(24)/0.67π(1.4)=0.8(9))] Ω
      • Z0 ~50 Ω
  • 伝播遅延

      伝播遅延 (tPD) とは、信号がある地点から別の地点に到達するために必要な時間です。伝送線路の伝播遅延は、材料の誘電率の関数になります。

    • マイクロストリップのレイアウトの伝播遅延

        マイクロストリップ・トレース・レイアウトの伝播遅延は、次の式で計算します。

      • tPD(マイクロストリップ) = 1 インチあたり 85 √(0.475εr +0.67) ps
    •  

    • ストリップライン・レイアウトの伝播遅延

        ストリップライン・トレース・レイアウトの伝播遅延は、次の式で計算します。

        図 9 は、マイクロストリップおよびストリップライン・トレースの、伝播遅延と誘電率の関係を示しています。
        εr が増加すると、伝播遅延 (tPD) も増加します。

         

        図 9. マイクロストリップおよびストリップライン・トレースの伝播遅延と誘電率の関係

        Figure 9. Propagation Delay vs. Dielectric Constant for Microstrip and Stripline Traces

      • tPD(ストリップライン) = 1 インチあたり 85 √εr ps

 

  • 平面内導波路

      平面内導波路には、単純平面内導波路、接地平面内導波路、および接地差動平面内導波路の 3 種類があります。

    • 単純平面内導波路

        図 1 の単純平面内導波路は、主にマイクロ波システムで使用されます。この構造ではビアが不要で、受動または能動素子を信号経路に簡単に実装できるため、低損失の高速伝送線路を実現できます。単純平面内導波路では、基板の厚さ (H) を「無限」にして、フィールドが常に誘電体の外側にあるようにする必要があります。この構造は、2 つ目の層を持つことができないので、多層ボードでは使用できません。

         

        図 1. 単純平面内導波路

        Figure 1. Simple Coplanar Wave Guide

     

    • 接地平面内導波路

        接地差動平面内導波路は接地平面内導波路を差動信号用にしたもので、最大限のノイズ耐性が必要な高速デジタル・システムで使用されます。図 3 はこのトポロジーです。このトポロジーでは、接地平面内導波路と同じ制限が S と G に適用されます。

         

        図 2. 接地平面内導波路

        Figure 3. Grounded Differential Coplanar Wave Guide

     

    • 接地差動平面内導波路

        接地差動平面内導波路は接地平面内導波路を差動信号用にしたもので、最大限のノイズ耐性が必要な高速デジタル・システムで使用されます。図 3 はこのトポロジーです。このトポロジーでは、接地平面内導波路と同じ制限が S と G に適用されます。

         

        図 3. 接地差動平面内導波路

        Figure 3. Grounded Differential Coplanar Wave Guide

 

  • 同時スイッチング・ノイズに関するガイドライン

      同時スイッチング・ノイズ (SSN) も、PCB のデザイン時に考慮すべき重要な要素です。SSN はデバイス・パッケージでは支配的ですが、ボード・レイアウトによってこのノイズをある程度軽減できます。

      すべての電流ループにはインダクタンス値があります。図 1 に示す電流ループには、次のインダクタンスがあります。

       

      図 1. 電流ループによるインダクタンス

      Figure 1. Inductance Due to a Current Loop

      ドライバが High から Low にスイッチングすると、GND プレーンで電圧が次に示す値だけ上昇します。

      特に多数のドライバが同時にスイッチングする場合、GND プレーンで発生するノイズは、シグナル・インテグリティにとって問題になる場合があります。SSN により発生したノイズは隣接する構造に結合する場合があります。適切なレイアウトとデカップリングを行うと、ノイズの結合を抑制できます。多数のドライバを同時にスイッチングすると、電源が誤動作することがあります。このため、スイッチングが集中する場所によっては、特定領域の電源電圧が低下します。

      詳細については、下記をご参照ください。

    • Lloop = L1 (signal) + L2 (GND) – 2 LM (mutual inductance)
    • V = Lloop (di/dt)
    • AN 472: Stratix II GX SSN Design Guidelines (英語版 ・ PDF)
    • AN 508: Cyclone III Simultaneous Switching Noise (SSN) Design Guidelines (英語版 ・ PDF)

 

 

  • EMI

      電磁波障害 (EMI) は、時間に対する電流または電圧の変化に正比例します。また、回路の直列インダクタンスにも正比例します。EMI は、すべての PCB で発生します。

      EMI 問題は、クロストークの最小化、適切な接地、適切な層スタックアップなどの予防策によって大幅に抑制できます。

      各信号層は、グランド・プレーンとパワー・プレーンとの間に配置します。インダクタンスは、電荷がカバーしなければならない電荷のソースからグランドまでの距離に正比例します。この距離が短くなると、インダクタンスも小さくなります。したがって、グランド・プレーンを信号源近くに配置すると、インダクタンスが減少し、EMI の抑制に役立ちます。図 1 は、8 層スタックアップの例です。このスタックアップでは、パワー・プレーンと GND プレーンに挟まれているストリップライン信号層が、最もノイズが少なくなります。パワー・プレーンに隣接したソリッド・グランド・プレーンは、小さい等価直列インダクタンス (ESL) を持った分布キャパシタンスを生成します。IC のエッジ・レートが高速になると、これらのテクニックが EMI の抑制に役立ちます。

       

      図 1.  8 層スタックアップの例

      Figure 1. Example Eight-Layer Stack-Up

      EMI の抑制には、コンポーネントの選択とボード上での適切な配置が非常に重要です。次のガイドラインは、EMI の低減に役立ちます。

    • ESR と ESL が小さい表面実装コンデンサなどの低インダクタンスのコンポーネントを選択します。
    • lop インダクタンスを最小化する適切なリターン・パスを設けます。
    • パワー・プレーンに隣接させてソリッド・グランド・プレーンを使用します。
    • アナログ回路およびデジタル回路用にセグメント化した各パワー・プレーンに隣接するグランド・プレーンを使用します。

 

  • 高速デザインのための、ディスクリート・コンポーネントの選択

      使用するコンポーネントを決定することは、ボード・デザインの重要な部分です。PCB のディスクリート・コンポーネントを選択するための情報とガイドラインを以下に示します。

    • 抵抗器とコンデンサ

        抵抗器やコンデンサなどのディスクリート・コンポーネントを選択する際は、利用可能な中で最小のフットプリントのものを選択します。フットプリントが小さいと、ボード上のパッドを小さくでき、寄生キャパシタンスとインダクタンスも小さくなります。アルテラでは、高速信号には通常、40 mil × 20 mil (0402) パッケージのコンポーネントを使用しています。

        インダクタは電源のフィルタリングに使用される場合が多く、飽和せずに大電流に対応するために、より大きくする必要があるので、一般的により大きなフットプリントが必要です。

        フェライト・ビーズ選択時には、次の 3 つのパラメータに注目します。

      • DC 抵抗
      • AC インピーダンス
      • 電流容量

     

    • インダクタおよびフェライト・ビーズ

        DC 抵抗が小さく、AC インピーダンスが大きく、電流容量の大きいものが、好ましいフェライト・ビーズです。ただし、電流容量が増加すると、AC インピーダンスは低下する傾向があるので、妥協が必要になります。図 1 は、一般的なフェライト・ビーズの周波数とインピーダンスの関係です。

         

        図 1. フェライト・ビーズの一般的なインピーダンス・プロファイル

        Figure 1. Typical Impedence Profile of a Ferrite Bead

        図 1 では、2 GHz でのインピーダンスが 100 Ω を超えています。このインピーダンスと 1 Ω 未満のことが多い電源インピーダンスとの比率は、100 より大きくなります。結果として、ノイズのほとんどはフェライト・ビーズに遮断され、グランドに分流されます。

        性能を満たすフェライト・ビーズには次のようなものがあります。

      • トランシーバのパワー・プレーンとグランド・プレーン用の Steward MI0805M221R-00 フェライト・ビーズ。この部品の DC 抵抗は 50 mΩ 未満で、2.5 A の電流を処理できます。インピーダンスは 1 GHz で 200 Ω を超えます。
      • 並列接続した 2 つのSteward フェライト・ビーズは、25 mΩ の DC 抵抗と 100 Ω を超える AC インピーダンスで 5 A の電流容量を処理します。これは、ほとんどのアプリケーションにとって十分な性能レベルです。
      • Murata BLM31PG500SN1 フェライト・ビーズは DC 抵抗が 25 mΩ、電流が 3 A、1 GHz での AC インピーダンスが 75 Ω です。

     

    • SMA コネクタ

        SMA コネクタは、制御されたインピーダンス、機械的堅牢性、および優れたシグナル・インテグリティにより、一般的に高速信号に使用されます。これらのコネクタは、エッジ・ローンチまたはバーティカル・ローンチの形で提供されます。エッジ・ローンチの場合、コネクタはボードのエッジに接続され、中心導体はボードと同一平面にあります。また、ボードはグランド導体の間にサンドイッチされます。

        バーティカル・ローンチ・タイプは、スルー・ホールまたは表面実装です。スルー・ホール・タイプの場合、すべてのレッグと中心導体がボードを貫通します。表面実装タイプの場合、中心導体がボードの最上層に触れることはほとんどありません。

        ローンチ手法のタイプは、信号品質に大きくは影響しません。ただし、長い中心導体は伝送経路にインダクタンスを追加し、信号を劣化させます。

        バーティカル・ローンチの表面実装では、多くの場合、中心導体を 20 mil 未満に縮小することができます。この縮小は、エッジ・ローンチ構成では実現しにくいかもしれませんが、これは SMA メーカーの能力によります。アルテラのデザインでは、中心導体を 20 mil 未満にしています。アルテラは、SMA コネクタの要件として Lighthorse Technologies と Northrop Grumman を使用しています。

 

  • S パラメータ

      伝送線路での電圧や電流を定義し、マイクロ波周波数でこれらを測定することは困難です。その理由は、直接測定では通常、特定の方向に伝播する波または定在波の振幅 (電力から推察) と位相が必要になるためです。よって、高周波ネットワークを扱う場合、等価電圧と電流、および、関連インピーダンスとアドミタンスの行列は、多少抽象的になります。

      散乱行列 (S パラメータ) は、直列測定との一貫性があり、入射波、反射波、および伝送波の概念を含む表現を提供します。S パラメータは多くの場合、さまざまな伝送線路構造のインピーダンス、総損失、入力反射損失、挿入損失、および絶縁とクロストークを定量化するために使用されます。これらの事項は、集中パラメータではなく分布パラメータを考慮する必要がある周波数で最も役立ちます。

      S パラメータを理解するために、図 1 の 2 ポート・ネットワークについて考えてみます。このネットワークには 1 つの伝送線路または任意の線形時不変コンポーネントを含めることができます。ポート 1 と 2 の入射電圧は E11 と E12 で、反射電圧は ER1 と ER2 です。 Z0 は、伝送線路の特性インピーダンスです。ZS と ZL は、ソースと負荷のインピーダンスです。

       

      図 1. S パラメータ

      Figure 1. S-Parameters

      2 ポート・ネットワークのそれぞれの側で入射および反射電圧波を測定し、特性インピーダンス (Z0) の平方根で割ると、新しい変数 (a1、a2、b1、および b2) を求めることができます。これらは、各ポートの正規化された電圧波の振幅です。

      a1 の大きさの 2 乗 (| a1|2) はポート 1 の入射電力を表し、(| b1|2) はこのポートからの反射電力を表します。同じ関係がポート 2 にも当てはまります。

      この結果求められるパラメータは、ネットワークからの散乱波 (反射波) を入射波に関連付けます。このようなパラメータは S パラメータと呼ばれ、次の式で定義されます。

      ここで、S11 は入力反射係数、S21 はネットワークの順方向の伝送、S12 はネットワークの逆方向の伝送、S22 は出力反射係数です。

      S パラメータの測定セットアップを図 2 と図 3 に示します。これらの測定に次の条件を当てはめます。

       

      図 2. S11 と S21 の測定セットアップ

      Figure 2. Measurement Setup for S11 and S21

       

      図 3. S22 と S12 の測定セットアップ

      Figure 3. Measurement Setup for S22 and S12

      たとえば、S11 を測定する場合は、a2 = 0 とします。これは、負荷からの反射がないようにする (言い換えると、ZL = Z0 に設定する) ことで実現します。

      S パラメータは一般的にネットワーク・アナライザを使用して測定します。

    • a1=EI1/√Z0 a2=EI2/√Z0
    • b1=ER1/√Z0 b2=EI2/√Z0
    • b1=S11a1+S12a2
    • b2=S21a1+S22a2
    • S11=(a1/b1) | a2=0
    • S21=(b2/a1) | a2=0
    • S12=(b1/a2) | a1=0
    • S22=(b2/a2) | a1=0

 

  • スミス・チャート

      スミス・チャートは、複素平面上のインピーダンスのグラフィカル表現です。スミス・チャートを使用すると、伝送線路のインピーダンス・マッチング回路と、負荷の容量性または誘導性の作用を解析できます。図 1 は、一般的なスミス・チャートです。インピーダンスは、誘導性の場合は円の上半分に現れ、容量性の場合は下半分に現れます。中央の右端の点は開回路を表し、左端は短絡を表します。中央の点 (ラベル 1.0) は、ラインの特性インピーダンスと負荷との完全なマッチングを表します。

       

      図 1. スミス・チャート

      Figure 1. Smith Chart

 

  • AC 結合と DC 結合

      AC 結合は、DC 信号の通過をブロックするために、信号に直列にコンデンサを使用することを指します。DC 結合は、そのようなコンデンサが存在せず、信号がそのまま通過する状態を指します。AC 結合では、レシーバのコモン・モード電圧要件を確実に満たすためには、一般的にコンデンサの後にDC 復元回路が必要です。アルテラ®のトランシーバ付きデバイスには、DC 復元回路が組み込まれています。この場合、外部の DC 復元回路は必要ありません。DC 結合は、トランスミッタの出力コモン・モード電圧がレシーバの入力コモン・モード電圧要件の範囲内にある場合のみ機能します。

      AC 結合の利点は、コモン・モード電圧が異なるチップを相互にインタフェースできることです。欠点は追加コンデンサが必要であり、適切に選択しなければ、ジッタなどの劣化が発生する可能性があることです。

      トランスミッタのコモン・モード電圧出力範囲がレシーバのコモン・モード電圧要件を満足することが確実な場合は、DC 結合を使用してください。不明確な場合や要件が満たされていない場合は、AC 結合を使用します。

      結合コンデンサの値を選択する際は、コンデンサが大きすぎるまたは小さすぎる場合に何が起こるかを考慮してください。コンデンサが大きすぎると、充電および放電時間が長いことで、信号速度が大幅に低下し、高速で変化する入力信号にうまく対応できない場合があります。コンデンサが小さすぎる場合は、かなりの大きさのインピーダンスが発生し、減衰量が増加して、経路の特性インピーダンスが変化する場合もあります。これらの相反する 2 つの要件を良好にバランスするのが 0.01 μF コンデンサです。0.01 μF コンデンサは、アルテラの 3.125 Gbps トランシーバ・デザインに使用されています。

      小型のコンポーネントはパッドが小さく、不連続性を抑制できるので、コンポーネントを選択する際には、できるだけ小型のものを使用してください。アルテラのデザインでは、0402 コンポーネント (40 mil x 20 mil) を使用しています。

      DC 復元回路はさまざまな方法で設計できます。アルテラでは一般的に、単純な抵抗分圧回路 (図 1 を参照) を使用します。差動信号では、非反転信号と反転信号との間で復元した DC レベルが厳密に一致するように、必ず精密な抵抗器 (0.1% または 1%) を使用してください。図 1 では、DC 復元回路が DC レベルを 3.3 * 78.7/(140 + 78.7) = 1.1875 V に復元します。

       

      図 1. スミス・チャート

      Figure 1. AC Coupling

      トランシーバ・デバイスは、1.5-V PCML 規格用に設計された高速トランシーバ入力とリファレンス・クロック入力の DC バイアスを持っているため、AC 結合は必要ありません。これにより、コンポーネントとボード・スペースを節約できます。LVPECL や LVDS などの他のI/O 規格を使用している場合、これらのコモン・モード電圧は PCML コモン・モード電圧の 1.5 V とは異なるので、AC 結合が必要です。コモン・モード電圧はデバイス内部で生成されるので、外部バイアス・ネットワークは必要ありません。

 

DDR3 ボード・デザイン・ガイドライン

DDR2 ボード・デザイン・ガイドライン

DDR ボード・デザイン・ガイドライン

QDR II および QDR II+

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PCI テクノロジ

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USB 2.0 テクノロジ

ターゲット・インピーダンス・デカップリング手法

PCB デカップリング方式は、FDTIM (Frequency Domain Target Impedance Method) を使用して効率的に決定できます。この手法は Altera PDN Decoupling Calculator Tool で使用されています。また、アルテラ FPGA を使用するボードの、ボード・レベルのデカップリング要件を決定するためにも推奨します。

FDTIM 手法の詳細については、DesignCon 2006 TecForum TF-MP3 で発表された 『Comparison of Power Distribution Network Design Methods (英語版 ・ PDF) 』 を参照してください。

 

FDTIM デカップリングのコンセプト

FDTIM 手法の鍵となるコンセプトは、対象となる電源レールのターゲット・インピーダンス (ZTARGET) を決定することです。信頼性の高いデカップリング戦略により、数 KHz 以上、対象周波数 (fTARGET) 以下の範囲において、電源レールの実効インピーダンス (ZEFF) が ZTARGET より低い状態となることを保証できます。図 1 では、このコンセプトを図解します。青の水平な実線が ZTARGET、茶色の垂直な点線が fTARGET です。赤い実線の ZEFF は、DC から fTARGET の間において常にインピーダンスが ZTARGET を下回るように、さまざまなデカップリング・コンデンサとバルク・コンデンサを使用して設計されています。このデザインでは、DC からデカップリングのターゲット周波数まで、パワー・インテグリティが実現されます

 

Figure 1. Decoupling with FDTIM

FDTIM を使用して信頼性の高いデカップリング方式を設計するには、下記に示す計算を行います。

ZTARGETの決定

電源レールの ZTARGET を計算するには、次の情報が必要です。

  • 検討対象の電源レールから電力供給を受ける、システム内の全デバイスの、最大過渡電流要件。この情報は、各デバイスのメーカーから入手できます。注:アルテラは、アルテラのすべての FPGA および CPLD の消費電力を見積もる PowerPlay Early Power Estimator (EPE) ツールを提供しています。
  • 電源電圧のパーセンテージで表わした、電源レールの最大許容 AC リップル。この情報は、検討対象の電源レールから電力供給を受けるデバイスの、許容電源仕様から入手できます。
  • ZTARGET = [電圧レール (%リップル/100)/最大過渡電流]
  • ZTARGET = [(1.1)(0.05)/1.5]=36.7mΩ

上記の情報を入手できる場合は、次の式で ZTARGET を計算できます。

  • ZTARGET= [電圧レール (%リップル/100)/最大過渡電流]

たとえば、5% の AC リップルを許容し、最大過渡電流 1.5 A を供給すると見込まれる 1.1 V 電源レールを確実にデカップリングするためのターゲット・インピーダンスは、次のとおりです。

  • ZTARGET= [(1.1)(0.05)/1.5]=36.7mΩ

fTarget の決定

対象の最高周波数は、寄生プレーナ分布インダクタンスとパッケージ・マウンティング・インダクタンスが優勢となるために、妥当な数のデカップリング・コンデンサを追加しても電源レールのインピーダンス (ZEFF) がターゲット・インピーダンス ( ZTARGET ) を下回ることのない周波数です。一般的に、この fTarget の範囲は 50/60 MHz ~ 150/200 MHz となります。 これらの周波数を過ぎると、選択された対象デバイスのオン・パッケージおよびオン・ダイ・コンデンサによりパワー・インテグリティが維持および機能することが期待されます。

ZTARGET を達成するデカップリング・コンデンサの選択

電源分配システムは、対象の周波数範囲全体でパワー・インテグリティを維持するために、電圧レギュレータ・モジュール (VRM)、オン・ボード・ディスクリート・デカップリング・コンデンサ、および層間キャパシタンス (ボード・スタックアップのパワー/グランド・サンドイッチからのキャパシタンス) を使用します。上の例では、対象の周波数範囲全体で実行インピーダンスが 36.7 Ω を常に下回るように、これらを適切に選択する必要があります。

FDTIM の適用の詳細については、『 Altera PDN Decoupling Calculator Tool 』 と該当する ユーザー・ガイド(英語版 ・ PDF) を参照してください。

 

電圧レギュレーターの選択

 

PDN デザイン・ツール

 

プレーン・キャパシタンス

高周波では、ディスクリート・コンデンサによるデカップリング効果が低下します。高周波では、ノイズをデカップリングするパワー・プレーン・キャパシタンスを使用します。プレーン・キャパシタンスのコンセプトは、図 1 の標準的な並列平板コンデンサを考えることで理解できます。

図 1. 並列プレーン・キャパシタンス

Figure 1. Parallel Plane Capacitance

グランド・プレーンに隣接してパワー・プレーンが存在すると、電界が生じます。図 1 の上部分はパワー・アイランド、つまりパワー・プレーン、下部分はグランド・プレーンを示し、矢印は電気力線を表します。この電界によりキャパシタンスが生じます。キャパシタンスの大きさは、次の式で表わすことができます。

C=(εοεrA)/h

ここで、

  • εο = 自由空間の誘電率
  • εr = 使用する誘電体の比誘電率
  • A = 対向面積
  • h = 平面間の距離

    パワー・アイランドの両側にグランド・プレーンが存在する場合、総キャパシタンスを決定するには、両側のキャパシタンスを計算して、合算します。

    プレーン・キャパシタンスは高周波での主要なデカップリング方法なので、すべての高速デザインの不可欠な要素とする必要があります。高周波では、ディスクリート・コンデンサはあまり効果的ではありません。

    例として次の内容を検討します。

    例 : 距離が 4 mil の場合に、FR-4 誘電体 (εr = 4.5) の対向面積 1 平方インチあたりの平行プレートのキャパシタンスを決定します。

    解法 :

    • h = 4mils = 1.016 * 10-4 m
    • εο = 自由空間の誘電率 = 8.85 * 10-12 F/m
    • A = 1 sq インチ = 6.4516 * 10-4 m2
    • εr = 4.5

    上記のキャパシタンスの式にこれらの数値を当てはめると、C = 253 pF となります。したがって、距離が 4 mil の一般的な FR-4 ボードでは、対向面積 1 平方インチあたり約 253 pF のキャパシタンスがあります。この値は距離に対して直線的に反比例し、面積に対して直線的に比例して増減します。アルテラは、複数のボードでプレーン・キャパシタンスの使用を成功させてきました。


    寄生インダクタンスの最小化

    電源分配システム (PDS) の目標は、各デバイスのパワー・パッドとグランド・パッドで目標とする一定電圧を実現して維持することです。この目的を効果的に達成するために、PDS は電圧レギュレータ・モジュール (VRM)、バルクおよびデカップリング・コンデンサ (Decap)、およびパワー/グランド・プレーン・サンドイッチ (プレーン・キャパシタンス) を使用します。変化する過渡負荷の下で定電圧の維持に役立つためにこれらの各コンポーネントがそれぞれの機能をどれだけ効果的に果たすかは、関連する寄生インダクタンスに大いに左右されます。

    VRM

    図 1 に示すように、VRM は、一次近似として、直列に接続されている抵抗器とインダクタとして簡単にモデル化できます。


    図 1. VRM の直列インピーダンス・モデル

    Figure 1. Series Impedance Model of a VRM

    数十 KHz の範囲の低周波では、VRM は主に抵抗性であってインピーダンスが非常に低いため、これらの比較的低い周波数では瞬時電流要件を実現できます。しかし、数十 KHz を越えると、VRM インピーダンスは主に誘導性となるので、過渡電流要件を実現できなくなります。VRM の ESR および ESL 値は VRM メーカーから入手できます。最高の過渡性能を実現するためには、ESR/ESL の小さいレギュレータを選択します。


    Decap

    オン・ボードのディスクリート・デカップリング・コンデンサは、数十 KHz から 2、3 百 MHz (最大値) 付近にわたって必要な低インピーダンスを、コンデンサの ESR と ESL およびボードのマウンティングおよび分布インダクタンスの寄生容量によって、提供する必要があります。ESR と ESL が非常に小さい仕様のデカップリング・コンデンサを選択したとしても、選択したコンデンサの有効性が寄生マウンティングおよび分布インダクタンスの影響によって制限される場合があるので、十分ではありません。よって、有効な PDS を設計するには、ボード・デザインに関連する各種寄生インダクタンスを最小限に抑える注意が必要です。


    マウンティング・インダクタンス

    マウンティング・インダクタンスは、PCB へのコンデンサの実装 (マウンティング) に関連する追加の直列インダクタンスの影響です。この寄生インダクタンスは、コンデンサ・ベンダーが提供している公開 ESL 値に追加されます。マウンティング・インダクタンスは、より小型のコンデンサ・パッケージを選択し、コンデンサを PCB 上で適切にレイアウトすることにより、最小限に抑えることができます。図 2 は、実装されたデカップリング・コンデンサと、PCB 面および BGA デバイスとの関係を示す断面図です。


    図 2. デカップリング・コンデンサの実装

    Figure 2. Decoupling Cap Mounting

    マウンティング・インダクタンスは、次の式で推定します。

    • Lmnt = Ltrace + Lvia

    ここで、

    • Ltrace = 128*[(2xLenpad)+Lencap]*(htop/w) pH

    かつ

    • Lvia = 10*htop*ln(2s/D) ph

    ここで、

    • Lenpad = コンデンサ・パッドの長さとパッドからビアへのトレース長を加えた値 (mil)
    • Lencap = コンデンサ本体の長さ (mil)
    • w = コンデンサ・パッドとビア間のトレースの幅 (mil)
    • htop = 最上層と最も近いパワー/グランド・プレーン間の距離 (mil)
    • s = コンデンサのパワー・ビアの中心とグランド・ビアの中心間の距離 (mil)
    • D = ビアの外径 (mil)
    • hplanes = パワー・プレーンとグランド・プレーンの間の距離 (mil)
    • b = コンデンサとパッケージのパワー/グランド・ビア間の距離の半分 (mil)

    一般的に、マウンティング・インダクタンスを最小限に抑えるには、コンデンサのパワー・ビアとグランド・ビアをそれぞれのパッドに可能な限り近付け、可能であれば幅の広い接続トレースとより大きいビア・ドリル径を使用します。コンデンサを実装する面にパワー・プレーンとグランド・プレーンのペアを近付けると、ビアのインダクタンスの影響を抑えることができます。さらに、コンデンサの両端にビアを配置 (VOS (via-on-side) 構成) するのではなく、コンデンサの同じ側に配置 (VOE (via-on-end) 構成) すると、電流ループ面積が縮小し、ループを通り抜ける電気力線の量が最小限となり、インダクタンスを低減できます。図 3 は各種コンデンサのレイアウト・トポロジです。表 1 では、さまざまなサイズのコンデンサについて各種コンデンサ・レイアウト・スタイルのマウンティング・インダクタンスを比較します。

    図 3. 各種のコンデンサ・レイアウト・トポロジ

    Figure 3. Various Capacitor Layout Topologies

    表 1. マウンティング・インダクタンスの比較 (1)

    ビア長
    (プレーン上の高さ、インチ)
    0603
    フットプリント
    0603
    フットプリント
    0603
    フットプリント
    0603
    フットプリント
    0402
    フットプリント
    0402
    フットプリント
    0.020 ドリル パッドからビアへの狭いトレース 短く広い
    トレース
    パッドの端に
    ビアを配置
    パッドの片側に
    ビアを配置
    パッドの端に
    ビアを配置
    パッドの片側に
    ビアを配置
    0.004 1.57 1.04 0.82 0.52 0.8 0.5
    0.006 1.96 1.35 1.05 0.65 1 0.63
    0.01 2.51 1.87 1.4 0.88 1.34 0.86
    0.02 3.45 2.87 2.13 1.39 1.99 1.36
    0.010 ドリル            
    0.004 1.61 1.08 0.86 0.56 0.84 0.54
    0.006 1.99 1.39 1.08 0.69 1.04 0.67
    0.01 2.55 1.92 1.45 0.92 1.38 0.9
    0.02 3.49 2.91 2.17 1.44 2.03 1.4

    注:

    • すべての値はナノヘンリー単位、ドリルのサイズはインチ単位です。

    表 1 に示すように、大きいほうの 20 mil ビアのドリル径への幅広い接続トレースで、VOS 方式を使用して小さいほうの 0402 サイズのコンデンサを実装すると、最適な 0.50 nH のマウンティング・インダクタンスを得ることができます。図 4 は、マウンティング・インダクタンスをさらに低減するその他の推奨ビア配置構成を示しています。ただし、これらのスタイルでは追加ビアが必要で、配線の妨げになります。


    図 4. より小さいマウンティング・インダクタンスを達成するビア配置構成

    Figure 4. Via placement Styles that Yield Lower Mounting Inductance


    分布インダクタンス

    分布インダクタンスは、パワー・プレーンとグランド・プレーンのペア間のループ面積と、デカップリング・コンデンサから対象 BGA デバイスのパワー-グランド・ボールまでの距離によって形成されるインダクタンスです。結果的に、このインダクタンスはパワー/グランド・サンドイッチによって形成される層間キャパシタンスのインダクタンスに直接関係します。このインダクタンスについては、次の層間キャパシタンスに関するセクションで詳しく説明します。


    層間キャパシタンス

    図 5 に示すように、PCB のパワー・プレーンとグランド・プレーンのペアは、一次解析として、直列接続されている抵抗器、インダクタ、およびコンデンサとして単純にモデル化できます。なお、この単純なモデルでは、表皮効果や誘電損失などの周波数に依存する効果は無視しています。

    図 5.  パワー/グランド・プレーン・サンドイッチの簡略インピーダンス・モデル

    Figure 5. Simplified Impedance Model of the Power-Ground Plane Sandwich

    図 5 の ESL を求める一次方程式を次に示します。

    • ESL = (μ0•h•l)/w

    ここで、

    • μ0 = 自由空間の透磁率 (32 pH/mil)
    • h = パワー・プレーンとグランド・プレーン間の距離 (mil)
    • l = パワー・プレーンの長さ (インチ)
    • w= パワー・プレーンの幅 (インチ)

    パワー/グランド・プレーン・サンドイッチの ESL は、デカップリング・コンデンサが BGA デバイスに電流を供給する際にデカップリング・コンデンサで生じる分布インダクタンスであると解釈することができます。したがって、上の ESL の式から、デカップリング・コンデンサを対象 BGA デバイスに可能な限り近付ける (コンデンサから BGA デバイスへの距離を最小化する) ことによって、分布インダクタンスを低減できます。さらに、パワー/グランド・プレーン・サンドイッチに (h を最小化する) 薄い誘電材料と (w を最大化する) 幅広いプレーン・ペアを使用すると、デカップリング・コンデンサで発生する実行分布インダクタンスの低減に役立ちます。


    結論

    効果的な PDS の設計を成功させるには、PDS の性能を制限する可能性のある各種寄生インダクタンスを理解する必要があります。この文書では、PDS の設計時に注意しなければならない 3 つの寄生インダクタンスを説明しました。VRM 寄生インダクタンス、デカップリング・コンデンサのマウンティング・インダクタンス、およびパワー・プレーンの分布インダクタンスについて検討し、これらを最小化する手法を紹介しました。追加情報とツールについて、アルテラは PDN Decoupling Calculator ツール (ZIPファイルユーザー・ガイド(英文版 ・ PDF) も ウェブサイトで提供しています。


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      このセクションでは、高速差動ペア・トレースをレイアウトするための配線ガイドラインの概要を示します。

    • 差動トレースは、可能な限り密結合させて配置します。トレース長全体にわたって密結合させることが不可能な場合は、トレース全体にわたって疎結合とします。図 1 は、Stratix® GX 開発ボードの層 15 と最上位層とで疎結合となっている 3.125 Gbps 差動トランシーバのトレースです。(SMA コネクタの機械的制約により) 最小限の分離が必要なため、最上位層で密結合を行うことはできません。層 15 で密結合とすると、信号が密結合から疎結合に移行する必要があり、インピーダンスの不連続性が生じます。

      図 1. 疎結合とグランド・リファレンスの例

      Figure 1. Loose Coupling and Ground Reference Example

    • マイクロストリップおよびストリップラインの伝送線路はどちらも配線に使用できます。ストリップラインには、他のノイズ源からの信号を遮断するという追加のメリットがあります。レイアウトをデザインする際の制約は、多くの場合、配線を行う層によって決まります。
    • 配線の途中の角には丸みを付けます。インピーダンスの不連続性の原因となるため、90° には曲げないでください。妥協案として 45° に曲げることもできますが、角に丸みを持たせることで最高の性能を実現できます。
    • ブロードサイドとエッジのどちらで結合しても構いません。一般的に、ブロードサイド結合を行うと、BGA から配線を出しやすくなりますが、より多くの層が必要になります。エッジ結合を行うと、BGA から配線を出しにくくなりますが、必要な層の数は減ります。どちらの場合も、許容範囲のシグナル・インテグリティ性能を実現できます。
    • 高速信号がプレーンのスプリットと交差しないようにしてください。交差が発生すると、信号のリターン・パスが長くなり、トレースのインダクタンスが増加します。インダクタンスが増加すると、ラインのインピーダンスが変わり、シグナル・インテグリティの問題が発生します。
    • 使用していないすべてのビア・パッドは、製造プロセスで取り除いてください。製造業者によっては、使用していないビア・パッドを「機能していないビア・パッド」と呼ぶ場合もあります。使用していないビア・パッドは、信号経路に追加キャパシタンスを発生させます。図 2 に使用していないビア・パッドの例を示します。
    • 図 2. 使用していないビア・パッド

      Figure 2. Unused Via Pads

    • ビアを通して信号を配線する必要がある場合は、ビア・スタブの長さが最短になるように配線します。図 3 はビア・スタブの長さが最短のため、図 4 よりも好ましい選択肢です。アルテラは、Stratix GX 開発ボードでこのテクニックを使用しています。ビア長を可能な限り利用してスタブを最小限に抑えるために、ビアを通して高速トレースを最上位層から層 16 に移しています。

      図 3. スルー・ホール・ビアによる最適なルーティング・パス

      Figure 3. Optimal Routing Path with Through-Hole Vias

      図 4. スルー・ホール・ビアによる準最適なルーティング・パス

      Figure 4. Sub-Optimal Routing Path with Through-Hole Vias

    • デュアル・ストリップライン・トレース (パワー 1 – 信号 1 – 信号 2 - パワー 2 構成) の場合、信号 1 層の信号が信号 2 層の信号と交差するときには、必ず直交させます。互いに交差しない場合は、W (W はトレース幅) の 4 倍以上離します。
    • 幅の広いピンやトレースから幅の狭いピンまたはトレースに移る場合は、「ティアドロッピング」を使用してインピーダンスの不連続性を抑えます。ティアドロッピングは、SMA コネクタをトレースにインタフェース接続する場合などに使用します。図 5 は SMA コネクタの寸法とアルテラが Stratix GX 開発ボードでティアドロッピングを使用した様子を示すスクリーン・キャプチャです。SMA コネクタの中心ピンは 50 mil 径ですが、ボード・トレースが 5 mil 幅の場合もあります。ティアドロッピングは、インピーダンスの不連続性を最小限に抑えるために役立ちます。

      図 5. SMA のティアドロッピング

      Figure 5. SMA Tear-dropping

 

ビア最適化テクニック

ガラス繊維織物材料の悪影響の最小化

表面実装パッドの下でのプレーンのカットアウト

トランスミッタのプリエンファシスとレシーバのイコライゼーション

銅トレースや同軸ケーブルなどの一般的な伝送媒体はローパス特性を持つため、低周波よりも高周波を多く減衰します。方形波を近似する一般的なデジタル信号には、スイッチング領域近くに高周波、一定領域に低周波が含まれます。この信号がローパス媒体を通過すると、高周波のほうが低周波より多く減衰され、結果として信号の立ち上がり時間が増加します。このため、アイの開口部が狭くなり、エラーの発生確率が高まります。

信号の高周波成分は、いわゆる「表皮効果」によっても劣化します。表皮効果の原因は、主に導体の表面 (表皮) を流れる高周波電流です。変化し続ける電流分布により、周波数に応じて抵抗が増加します。

表皮効果は、プリエンファシスを使用して補償できます。フーリエ解析によると、方形波信号には無数の周波数が含まれています。高周波は Low から High および High から Low への遷移領域に存在し、低周波は平坦な (一定) 領域に存在します。遷移領域付近で信号の振幅を増加させると、低周波よりも高周波のほうが多く強調されます。適切な量のプリエンファシスを適用すると、このプリエンファシスされた信号がローパス媒体を通過する際の歪が最小となります。このコンセプトを図 1 に図解します。

図 1. プリエンファシスがある場合とない場合の入力信号と出力信号

Figure 1. Input and Output Signals with and without Pre-Emphasis

 

Stratix II GX および Stratix IV GX デバイスは、伝送媒体のさまざまな長さを補償するためにプログラマブル・プリエンファシスを提供しています。プリエンファシスは、出力差動電圧 (VOD) の値によって、5% ~ 25% に設定できます。 Stratix II GXStratix IV GX のユーザー・ガイドを参照してください。

 

関連リンク

 

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PCB 推奨レイアウト フットプリント・ランド・パターン

 

 

高速ボード・デザイン・アドバイザー

 

デバイス別ピン接続表

 

デバイス別ピン接続ガイドライン (PDF)

 

JTAG ピンでのデバッグ・デザイン

 

ホット・ソケット、PORおよび電源シーケンス・サポート

 

OCT 実装

 

未使用の I/ O ピン・ガイドライン

    ボード・デザインでの柔軟性を得るために、Quartus® Prime または Quartus® II 開発ソフトウェアでは使用していないピンの状態として、トライステート入力、グランド・ドライブ出力、無指定信号ドライブ出力、バス・ホールドのあるトライステート入力、または弱いプルアップ抵抗を持つ入力トライステートの 5 つの状態のいずれかを指定することができます。シグナル・インテグリティを改善するには、使用していないピンをグランド・ドライブ出力として設定し、ボードのグランド・プレーンに直接接続します。こうすることで、リターン・パスが短縮されてインダクタンスが抑制され、隣接する I/O のノイズを低減できます。消費電力を抑制するには、クロック・ピンをグランド・ドライブに設定し、使用していない他の I/O ピンをトライステート入力として設定します。デザインに適した設定を行うには、Device & Pin Options ダイアログ・ボックスの Unused Pins タブの Reserve all unused pins で使用可能な 5 つの状態のいずれかを選択するか、Pin Planner で特定のピンを Reserve Pin に割り当てます。

    デザインをコンパイルすると、Quartus® Prime または Quartus® II 開発ソフトウェアはデバイス・ピンをどう接続すべきかを指定するためにピン・レポート・ファイル (.pin) を生成します。レポート・ファイルでは、Quartus® Prime または Quartus® II 開発ソフトウェアで設定した使用していないピン・オプションに従って、使用していない I/O ピンにマークが付けられます。GND* として指定したすべての I/O ピンは、デバイスのノイズ耐性を改善するためにグランドに接続するか、または未接続のまま残すことができます。 RESERVED I/O ピンは無指定信号をドライブ・アウトするため、ボード上ですべて未接続のまま残します。 RESERVED I/O ピンを VCC、グランド、または別の信号源に接続すると、デバイス出力ドライバを破損する可能性のある競合が生じる場合があります。 RESERVED_INPUT_WITH_WEAK_PULLUP および RESERVED_INPUT_WITH_BUS_HOLD ピンは未接続のまま残せるのに対し、RESERVED_INPUT I/O ピンはボード上で High または Low の信号に接続することができます。

 

デバイスのブレイクアウト・ガイドライン

 

関連情報

 

ボード・デザイン・プロセスの概要

    一般的な高速ボード・デザインは、製品要件文書、コンセプトのレビュー、および機能仕様を使用して開始します。仕様が完成したら、主要コンポーネントを選択して実際のシステム・デザインを開始します。この時点で、すべてのインタフェースのタイミング解析と消費電力要件を決定するための消費電力解析を行います。消費電力解析を基に、電源モジュールとレギュレータを選択し、デカップリング方式を指定します。タイミング解析を基に、バスの長さ一致基準を設定します。これらのタスクおよびシステム・デザインと残りのコンポーネントの選択を完了すると、回路図ができあがります。これらは通常、エンジニア間でレビューと必要に応じた変更がなされ、その後、レイアウト・デザイナに渡されます。ボードでコンポーネントを配置する方法とトレースの配線方法を指定するレイアウト・ガイドライン文書が作成され、これもレイアウト・デザイナに渡されます。

    最適なスタックアップ、トレース幅、間隔、およびその他の配線要件を決定するために、レイアウト前シミュレーションを行います。シミュレーション結果に基づく回路図への変更は回路図に反映され、レイアウト・デザイナに提供されます。レイアウトが完成したら、シグナル・インテグリティに関する重大な問題がないことを確認するために、ボードの重要部分でレイアウト後シミュレーションを行います。

    レイアウト後シミュレーションの結果に基づき、必要な変更をレイアウトに実施し、最後に、レイアウトを製造業者にリリースしてボードを製造します。図 1 は、一般的なボード・デザイン・プロセスです。

     

    図 1. 一般的な高速ボード・デザイン・プロセスの略図

    Figure 1. Simplified View of a Typical High-Speed Board Design Process

 

 

  • クロストークの最小化

      クロストークは、並列トレース間で発生する、信号の望ましくない結合です。クロストークは、マイクロストリップとストリップラインのレイアウトによる、適切な配線および層のスタックアップにより最小化することができます。

      2 つの信号層が隣同士にあるデュアル・ストリップラインのレイアウト (図 1 を参照) でクロストークを低減するには、すべてのトレースを垂直に配線し、2 つの信号層間の距離を増やし、信号層と隣接するリファレンス・プレーンとの間の距離を最小化します。

       

      図 1. デュアル・ストリップラインのレイアウト

      Figure 1. Dual-Stripline Layout

      マイクロストリップまたはストリップラインのレイアウトでクロストークを低減する手順は、次のとおりです。

      クロストークは、複数のシングルエンド・トレースが並行に配置されており、十分な間隔が確保されていない場合にも増加します。隣接する 2 つのトレースの中心間の距離は、図 2 のようにトレース幅の 4 倍以上にします。デザイン性能を改善するには、2 つのトレース間の距離を変更せずにトレースとグランド・プレーン間の距離を 10 mil 未満にします。

       

      図 2. クロストークを低減するためにトレースを離す

      Figure 2. Separating Traces for Crosstalk

    • 配線上の制約が許す限り信号線同士の間隔を広げます。トレース同士を絶縁体の高さの 3 倍よりも近付けないようにしてください。
    • 導体がグランド・プレーンに可能な限り近付くように伝送線路を設計します。このテクニックでは、伝送線路をグランド・プレーンに密結合するため、隣接する信号からのデカップリングに役立ちます。
    • 可能な限り差動配線テクニックを使用します。重要な回路には特にこのテクニックを使用してください (つまり、各トレース全体にわたって、長さと曲率を一致させます)。
    • シングルエンド信号間に大きな結合がある場合は、互いに直交する異なる層上に配線します。
    • シングルエンド信号同士が並行して走る配線の長さを最小にします。短い並行部分を使用して配線し、ネット間の、長い、結合された部分を最小にします。

 

  • 電力のフィルタリングと分配

      すべてのボードとデバイスにおいて、VCC に電力をクリーンかつ均等に配分すると、システム・ノイズを低減できます。

      ノイズのフィルタリング

      電源が発生する低周波 (< 1 kHz) ノイズを減少させるには、電源が PCB および各デバイスに接続される場所で電源ラインのノイズをフィルタリングします。電源ラインが PCB に入る場所の直近に 100 μF の電解コンデンサを配置します。電圧レギュレータを使用する場合は、VCC 信号をデバイスに供給する最終ステージの直後にコンデンサを配置します。コンデンサは電源からの低周波ノイズをフィルタリングするだけではなく、多くの出力が回路で同時にスイッチングする場合は、追加電流を供給します。

      電源ノイズは、電流を取り扱うために十分な大きさの非共振表面実装フェライト・ビーズを電源と直列に配置することで、フィルタリングする方法もあります。10 μF ~ 100 μF のバイパス・コンデンサをフェライト・ビーズの横に配置します (図 1 を参照)。デザインにおいて、適切な終端、レイアウト、およびフィルタリングを行えば、フェライト・ビーズは不要になります。この場合は、フェライト・ビーズの代わりに 0 Ω 抵抗器を使用します。

      図 1. フェライト・ビーズを使用したノイズのフィルタリング

      Figure 1.  Filtering Niose with Ferrite Bead

      PCB 上の部品は、パワー・プレーンに高周波ノイズを付加します。アルテラは、デバイスの位置で高周波ノイズをフィルタリングするために、デカップリング・コンデンサを可能な限りそれぞれの VCC とグランドのペア近くに配置することをお勧めします。パワー・プレーンとグランド・プレーンを並列に配置し、絶縁材料によって分離すると、別のレベルのバイパス・キャパシタンスが発生します。この種のキャパシタンスには有効な直列抵抗 (ESR) とリード・インダクタンスがないので、これらの並列プレーンにより、電源関係の高周波ノイズが抑制されます。

      電源分配

      電源分配もシステム・ノイズに影響します。パワー・バス・ネットワークまたはパワー・プレーンは、PCB 全体に電源分配を行います。2 層 PCB で通常使用されている最も安価な電源分配方法は、VCC とグランドをデバイスに伝える複数の幅広いメタル・トレースで構成される、パワー・バス・ネットワークです。PCB の密度は、本来は可能な限り幅広くすべきトレース幅を、制限します。パワー・バスには無視できない DC 抵抗があり、バス上の最後の部品は、0.5 V も低下した VCC パワーを受け取ることがあります。

      アルテラは、電源分配にパワー・プレーンを使用することをお勧めします。多層 PCB で使用されるパワー・プレーンは、VCC とグランドをデバイスに伝える複数のメタル層で構成されます。パワー・プレーンは PCB の全面積をカバーするため、DC 抵抗は非常に低くなります。パワー・プレーンは VCC を維持してすべてのデバイスに等しく分配し、PCB 上のロジック信号に非常に高い電流シンク能力、ノイズ保護、およびシールドを提供します。アナログとデジタルの電源同士で同じプレーンを共有すると、この 2 つの回路タイプの望ましくない相互作用によりリスクが高まる場合があります。

      ボード上でアナログのパワー・プレーンとグランド・プレーンが分かれていないフルデジタル・システムの場合、ボードに 2 つの新しいプレーンを追加するには実現不可能なほどの高額のコストがかかる場合があります。この代わりに、分割したパワー・アイランド (スプリット・プレーン) を作成することができます。図 2 は、フェーズ・ロック・ループ (PLL) パワー・アイランドを含むボード・レイアウトの例です。

      図 2. 汎用 PLL パワー・アイランドのボード・レイアウト

      Figure 2. Board Layout for General-Purpose PLL Power Islands

      電源分配からのシステム・ノイズを低減するには、次のことを実行します。

    • 均等な電源分配を実現するために、アナログ電源には別のパワー・プレーンを使用します。
    • PLL への電源の配線には、トレースと複数の信号層を避けます。
    • PLL 電源プレーンに隣接してグランド・プレーンを配置します。アナログとデジタルのコンポーネントは、それぞれのグランド・プレーン上にのみ配置します。
    • フェライト・ビーズを使用して、デジタル電源から PLL 電源を分離します。

 

  • 未使用の I/ O ピン

      ボード・デザインでの柔軟性を得るために、Quartus® Prime または、Quartus® II 開発ソフトウェアでは使用していないピンの状態として、トライステート入力、グランド・ドライブ出力、無指定信号ドライブ出力、バス・ホールドのあるトライステート入力、または弱いプルアップ抵抗を持つ入力トライステートの 5 つの状態のいずれかを指定することができます。シグナル・インテグリティを改善するには、使用していないピンをグランド・ドライブ出力として設定し、ボードのグランド・プレーンに直接接続します。こうすることで、リターン・パスが短縮されてインダクタンスが抑制され、隣接する I/O のノイズを低減できます。消費電力を抑制するには、クロック・ピンをグランド・ドライブに設定し、使用していない他の I/O ピンをトライステート入力として設定します。デザインに適した設定を行うには、Device & Pin Options ダイアログ・ボックスの Unused Pins タブの Reserve all unused pins で使用可能な 5 つの状態のいずれかを選択するか、Pin Planner で特定のピンを Reserve Pin に割り当てます。

      デザインをコンパイルすると、Quartus® Prime または、Quartus® II 開発ソフトウェアはデバイス・ピンをどう接続すべきかを指定するためにピン・レポート・ファイル (.pin) を生成します。レポート・ファイルでは、Quartus® Prime または、Quartus® II 開発ソフトウェアで設定した使用していないピン・オプションに従って、使用していない I/O ピンにマークが付けられます。GND* として指定したすべての I/O ピンは、デバイスのノイズ耐性を改善するためにグランドに接続するか、または未接続のまま残すことができます。 RESERVED I/O ピンは無指定信号をドライブ・アウトするため、ボード上ですべて未接続のまま残します。 RESERVED I/O ピンを VCC、グランド、または別の信号源に接続すると、デバイス出力ドライバを破損する可能性のある競合が生じる場合があります。 RESERVED_INPUT_WITH_WEAK_PULLUP および RESERVED_INPUT_WITH_BUS_HOLD ピンは未接続のまま残せるのに対し、RESERVED_INPUT I/O ピンはボード上で High または Low の信号に接続することができます。

 

  • 信号トレースの配線

      適切な配線は、シグナル・インテグリティの維持に役立ちます。クリーンなトレースを配線にするには、有効なシグナル・インテグリティ (SI) ツールでシミュレーションを行います。次のセクションでは、配線に使用できる以下の 2 種類の信号トレースについて説明します。

    • シングルエンド・トレース
    • 差動ペア・トレース

 

  • シングルエンド・トレースによる配線

      シングルエンド・トレースは、ソースと負荷/レシーバとを接続します。シングルエンド・トレースは、一般的なポイント間配線、クロック配線、低速信号、重要ではない I/O 配線で使用します。このセクションでは、クロック信号用の各種の配線方式について説明します。次のタイプの配線を使用すると、同じクロックで複数のデバイスをドライブできます。

      クロック伝送線路のシグナル・インテグリティを改善するには、次のガイドラインを使用します。

    • デイジー・チェーン配線
    • スタブあり
    • スタブなし
    • スター配線
    • 蛇行配線
    • クロック・トレースは可能な限り直線を保ちます。トレースは、直角に曲げるのではなく、ゆるやかなカーブ状にします。
    • クロック信号には複数の信号層を使用しません。
    • クロック伝送線路ではビアを使用しません。ビアは、インピーダンス変化と反射の原因になる場合があります。
    • グランド・プレーンは、ノイズを最小化するために外層に隣接して配置します。内層を使用してクロック・トレースを配線する場合は、この層をリファレンス・プレーンで挟みます。
    • 反射を最小限に抑えるために、クロック信号は終端します。
    • 可能な限りポイント間クロック・トレースを使用します。

 

  • デイジー・チェーン
    • スタブあり

        デイジー・チェーン配線は、PCB 設計において一般的な方法です。デイジー・チェーン配線の欠点の 1 つは、通常、メイン・バスにデバイスを接続するために、スタブ、つまり短いトレースを必要とすることです (図 14 を参照)。スタブが長すぎると、伝送線路の反射が起こり、信号品質が劣化します。したがって、スタブ長は次の条件を超えないようにします。

        TDstub < ( T10% to 90% )/3

        ここで、TDstub = スタブによる電気的遅延

        T10% to 90% = 信号エッジの立ち上がりまたは立ち下がり時間

        立ち上がり時間が 1 ns のエッジには、スタブ長を 0.5 インチ未満にします。デザインで複数のデバイスを使用する場合は、クロック・スキューを最小にするため、すべてのスタブ長を同一にします。図 1 はスタブの配線です。PCB 設計では、可能な限りスタブの使用を避けるようにします。高速デザインでは、非常に短いスタブであってもシグナル・インテグリティの問題を発生させることがあります。

         

        図 1. スタブを持つデイジー・チェーン配線

        Figure 1. Daisy Chain Routing with Stubs

        図 2 ~ 4 は、異なるスタブ長に対する SPICE のシミュレーションです。スタブ長が短くなると、反射ノイズが減り、反射ノイズが減ったことでアイの開口が広がります。

         

        図 2. スタブ長 = 0.5 インチ

         

        図 3. スタブ長 = 0.25 インチ

         

        図 4. スタブ長 = 0 インチ

     

    • スタブなし

        図 5 は、メイン・バスがデバイス・ピンを通過することによってスタブをなくした、デイジー・チェーン配線です。このレイアウトでは、メイン・バスとスタブ間のインピーダンス不一致リスクが解消され、シグナル・インテグリティの問題を最小限に抑えることができます。

         

        図 5. スタブを含まないデイジー・チェーン配線

        Figure 5. Daisy Chain Routing without Stubs

 

  • スター配線

      スター配線では、クロック信号がすべてのデバイスに同時に送信されます (図 6 を参照)。したがって、クロック源とデバイス間のすべてのトレース長を一致させてクロック・スキューを最小にする必要があります。シグナル・インテグリティの問題を最小限に抑えるために、各負荷は同一とします。スター配線では、メイン・バスのインピーダンスを複数のデバイスに接続する長いトレースのインピーダンスに一致させる必要があります。

       

      図 6. スター配線線

      Figure 6. Star Routing

       

 

  • 蛇行配線

      ソースと複数の負荷の間で等しい長さのトレースが必要なデザインでは、トレース長を一致させるためにトレースを屈曲させることができます (図 7 を参照)。トレースの曲げ方が不適切な場合は、シグナル・インテグリティと伝播遅延に影響が生じます。クロストークを最小にするには、S ≥ 3 x H にしてください (ここで、S は並行セクション間の間隔、H はリファレンス・グランド・プレーンからの信号トレースの高さです)。

       

      図 7. 蛇行配線

      Figure 7. Serpentine Routing

       

      蛇行配線は可能な限り使用しないことを推奨します。代わりに、ゆるやかなカーブによって等しい長さのトレースを作成します。

 

  • 差動トレース配線

      シグナル・インテグリティを最大にするため、高速デザインでは差動信号を正しく配線するテクニックが重要です。図 8 は、マイクロストリップ・レイアウトを使用する差動ペアです。

       

      図 8. 差動トレースによる配線

      Figure 8. Differential Trace Routing

      注:

      2 組の差動ペアを使用する場合は、次のガイドラインを使用します。

    • D  > 2 組の差動ペア信号間の距離、W  > 差動ペアのトレース幅、S  > 差動ペアのトレース間の距離、HD  > グループ・プレーンからの誘電体の高さです。
    •  

    • 2 組の差動ペア間のクロストークを最小化するために、D  > 2S となるようにします。
    • 反射ノイズを最小限に抑えるために、デバイスを出る位置で、差動トレース S  > 3H となるように配置します。
    • トレース長全体にわたって差動トレース間の距離 (S) を一定に保ちます。
    • スキューと位相差を最小限に抑えるために、2 組の差動トレースの長さを同じに保ちます。
    • 複数のビアは、インピーダンスのミスマッチとインダクタンスの原因となる場合があるので、使用を避けます。

 

  • スキューの最小化

      スキューを最小化するために、1 つの差動ペア内の 2 つのトレースが均等な長さとなるようにします。ペアのトレース間にスキューがあり、トレースが疎結合である場合は、図 1 のようにトレースを設計できます。トレース長を制御するために、トレースがいったん離れ、その後戻っています。トレースが疎結合なので、インピーダンスはほんのわずかしか影響を受けません。

       

      図 1. 蛇行トレースでの 45° の曲げ

      蛇行トレースを使用する場合は、45° に曲げます (図 1 を参照)。図 2 は、蛇行トレースを使用した別の例です。ただし、図 2 のデザインを使用する場合は、隣接するラインが結合していないことを確認してください。高速アプリケーションに蛇行トレースを使用する場合は、トレースが並列になることは絶対に避けるべきです。図 1 の例を参照してください。

       

      図 2. 蛇行トレースの例

      Figure 2. Example of Serpentine Traces

      図 3 は、密結合ペアのスキュー制御を示しています。トレースは密結合されているため、トレースがいったん離され、その後近づくと、インピーダンスが変化します。密結合ペアでは、ピン・レベルでスキューのマッチングを実行します。

       

      図 3. 密結合差動ペアのスキュー制御

      Figure 3. Skew Control Tightly-Coupled Differential Pairs

      隣接する信号層のトレースを設計する際は、ほぼ垂直になる場合を除いて、トレースが交差しないようにします。隣接する信号層でトレースを並行に配置すると、トレースが結合されます。

 

  • 終端方法

      インピーダンスのミスマッチは信号がラインにおいて前後への反射を発生させ、負荷レシーバでリンギングが生じます。リンギングはレシーバのダイナミック・レンジを縮小し、誤トリガの原因となる場合があります。反射を失くすため、ソースのインピーダンス (ZS) は、トレースのインピーダンス (Z0) および負荷のインピーダンス (ZL) と等しくする必要があります。Stratix デバイスは、終端抵抗器のオンチップ実装のサポートです。このセクションでは、次の信号終端方式について説明します。

    • 単純な並列終端
    • テブナン並列終端
    • アクティブ並列終端
    • 直列 RC 並列終端
    • 直列終端
    • 差動ペア終端
    • チップ内終端

 

  • 単純な並列終端

      単純な並列終端方式では、終端抵抗器 (RT) をラインのインピーダンスに等しくします。効果的にするため、終端抵抗器は可能な限り負荷の近くに配置します。図 1 を参照してください。

       

      図 1. 単純な並列終端

      Figure 1. Simple Parallel Termination

      RT からレシーバのピンとパッドへのスタブ長は、可能な限り短くします。スタブ長が長いと、レシーバのパッドから反射が発生し、信号が劣化します。ターミネータとレシーバの間に長い終端ラインが必要なデザインでは、抵抗器の配置が重要になります。終端ラインが長い場合は、フライバイ終端を使用してください (図 2 を参照)。

       

      図 2. 単純な並列フライバイ終端

      Figure 2. Simple Parallel Fly-By Termination

 

  • テブナン並列終端

      テブナン分圧器を使用する並列終端方式もあります (図 3 を参照)。終端抵抗は R1 と R2 に分割します。これらを合成するとライン・インピーダンスに等しくなります。この方式ではソース・デバイスからの電流は減りますが、VCC と GND の間が抵抗器で接続されるため、電源電流が増えます。

       

      図 3. テブナン終端

      Figure 3. Thevenin Termination

      スタブ長は信号の立ち上がりおよび立ち下がり時間によって左右され、最短に保つ必要があります。終端素子とレシーバとの間に長い終端ラインが必要なデザインでは、フライバイ終端またはテブナン・フライバイ終端を使用します。図 3 および 4 を参照してください。

       

      図 4. テブナン・フライバイ終端

      Figure 4. Thevenin Fly-By Termination

 

  • アクティブ並列終端

      図 5 は、終端抵抗器 (RT = Z0) がバイアス電圧 (VBIAS) に接続されているアクティブ並列終端方式です。この方法では、出力ドライバが High および Low レベル信号から電流を引き出せる電圧が選択されます。ただし、この方法では、出力遷移速度に合わせて電流をシンク/ソース可能な独立した電圧源が必要です。

       

      図 5. アクティブ並列終端

      Figure 5. Active Parallel Termination

      図 6 にアクティブ並列フライバイ終端方式を示します。

       

      図 6. アクティブ並列フライバイ終端

      Figure 6. Active Parallel Fly-By Termination

 

  • 直列 RC 並列終端

      直列 RC 並列終端方式では、抵抗器とコンデンサ (つまり、直列 RC) ネットワークを終端インピーダンスとして使用します。終端抵抗器 (RT) は Z0 と等しくなります。コンデンサは、一定の DC 電流をフィルタリングできるだけの容量がなければなりません。ただし、コンデンサの容量が大きすぎると、信号の遅延がデザインのしきい値を超える場合があります。

      容量が 100 pF 以下のコンデンサは終端の効果を弱めます。コンデンサは、低周波信号を阻止し、高周波信号を通過させます。したがって、グランドへの DC パスがないので、RT の DC 負荷効果によってドライバに影響を与えることはありません。直列 RC 終端方式では、バランスのとれた DC 信号 (すなわち、信号のオン時間とオフ時間が半分ずつ) を与えることが必要です。複数の負荷がある場合は、一般的にAC 終端を使用します。図 7 を参照してください。

       

      図 7. 直列 RC 並列終端

      Figure 7. Series-RC Parallel Termination

      図 8 に直列 RC 並列フライバイ終端を示します。

       

      図 8. 直列 RC 並列フライバイ終端

      Figure 8 Series-RC Parallel Fly-By Termination

 

  • 直列終端

      直列終端方式では、抵抗器は各負荷のインピーダンスとマッチングするのではなく、信号源のインピーダンスとマッチングさせます (図 9 を参照)。RT と出力ドライバのインピーダンスの合計は、Z0 と等しくなければなりません。アルテラのデバイスの出力インピーダンスは低いので、直列抵抗器を追加して、信号源をラインのインピーダンスにマッチングする必要があります。直列終端の利点は、わずかな電力しか消費しないことです。これに対し欠点は、RC 時定数が増大するため、立ち上がり時間が長くなることです。したがって、高速デザインでは、直列終端方式を使用する前に、アルテラの入出力バッファ情報仕様 (IBIS) モデルを使用してレイアウト前のシグナル・インテグリティのシミュレーションを実行する必要があります。

       

      図 9. 直列終端

      Figure 9. Series Termination

 

  • 差動ペア終端

      差動信号 I/O 規格では、受信デバイスの場所で信号間に終端抵抗器を配置することが必要です (図 10 を参照)。LVDS および LVPECL 規格では、終端抵抗器がバスの差動負荷インピーダンス (標準値 100 Ω) とマッチングする必要があります。アルテラの Stratix® デバイス・ファミリと Mercury™ デバイスには、チップ内終端オプションがあります。チップ内終端を使用すると、必要なボード・スペースが減少します。

       

      図 10. 差動ペア (LVDS および LVPECL) 終端

      Figure 10. Differential Pair (LVDS and LVPECL) Termination

      図 11 に、LVDS および LVPECL 規格の差動ペア・フライバイ終端方式を示します。

       

      図 11. 差動ペア (LVDS および LVPECL) フライバイ終端

      Figure 11. Differential Pair (LVDS and LVPECL) Fly-By Termination

      3.3 V PCML は、トランスミッタで 2 個の並列 100 Ω 終端抵抗器を、レシーバで 2 個の並列 50 Ω 終端抵抗器を使用します (図 12 を参照)。終端電圧 (VT) は、VCCIO 電圧 (3.3 V) と同じです。

       

      図 12. 差動ペア (3.3 V PCML) 終端

      Figure 12. Differential Pair (3.3 V PCML) Termination

      図 13 に、3.3 V PCML の差動ペア・フライバイ終端方式を示します。

       

      図 13. 差動ペア (3.3 V PCML) フライバイ終端

      Figure 13. Differential Pair (3.3 V PCML) Fly-By Termination

 

  • チップ内終端

      Stratix デバイス・ファミリは、いくつかの I/O 規格の終端をサポートするように設計したオンチップ抵抗器を備えています。オンチップ抵抗器は、ボード・スペースを解放し、信号配線の自由度を高め、ボード・デザイン作業を簡素化します。また、オンチップ抵抗器を使用すると、スタブの反射が減少します。この結果、Stratix 直列デバイスはより良い負荷終端やソース終端を実現するので、シグナル・インテグリティが向上します。

      Stratix シリーズのデバイスが持つすべてのトランシーバには、チャネルごとにプログラマブルな内部終端抵抗器があり、これらは、50、60、または 75 Ω のシングルエンド抵抗器にプログラムできます。差動モードでは、抵抗器が 100、120、または 150 Ω 終端を生成します。図 14 と 15 に、レシーバとトランスミッタのチップ内終端方式を示します。I/O 規格によって必要な終端抵抗器は異なるので、プログラマブル内部終端抵抗器が役立ちます。例えば、XAUI および Infiniband アプリケーションでは 100 Ω 差動終端が必要ですが、ギガビット・イーサネットとファイバ・チャネルでは 150 Ω 差動終端が必要です。

       

      図 14. レシーバのチップ内終端

      Figure 14. Receiver On-Chip Termination

      レシーバで使用されているオンチップ抵抗器をバイパスして、外部抵抗器を使用することができます。

       

      図 15. トランスミッタのチップ内終端

      Figure 15. Transmit On-Chip Termination

 

  • 終端デザイン例

      回路ボード設計時の課題の 1 つは、使用する終端のタイプとその設置場所の決定です。このセクションは、カスタム・ボード・デザインに必要な終端タイプと可能な限り最適な配置場所を決定するために役立ちます。

      データまたはクロック回路に関連する伝送線路が適切に終端されていない場合、信号の反射が発生します。この例のデザインには、次のような特徴があります。

      このデザイン例では、伝送線路を終端する必要があるかどうかを判断し、必要がある場合はその方法を決定します。

       

      遅延の算出

      誘電率が εr の誘電体に埋め込まれた伝送線路を伝送される立ち上がり時間が 300 ps の信号の遅延を求めるには、次の式を使用します。

      ストリップライン構成の場合

      マイクロストリップ構成の場合

      FR-4 では、ストリップライン構成の伝送線路において、1 インチあたり約 180 ps の信号遅延が生じます。したがって、この伝送線路の信号速度は遅延の逆数 (5.5*10-9 インチ / 秒) になります。

       

      帯域幅の算出

      図 16 は、任意の瞬間 t の電圧が次の式のとおりであることを示しています。

       

      図 16. AC 回路の充電における特性電圧図

      Figure 16. Characteristic Voltage Plot for Charging of an AC Circuit

      曲線の 10% では、次のようになります。

      曲線の 90% では、次のようになります。

      10% の式を 90% の式で割ると、次のようになります。

      ここで、

      時定数変数は、次の式によって -3dB 周波数に関係付けられます。

      前の式から、時定数 r の式を求めることができます。

      時定数を電圧式に当てはめると、次が得られます。

      正弦波信号の帯域幅は、次の式で求めます。

      立ち上がり時間が Tr の信号の最高周波数成分は、この式で求める周波数を持ちます。

      前述の信号の立ち上がり時間は 300 ps でした。これは、信号の最高周波数成分が次の値であることを意味します。

      次の式に

      帯域幅と速度の数値を当てはめると、次の値が求まります。

      伝送線路が波長を 10 で割った数値より長い場合は、終端が必要です。このデザイン例では、伝送線路の長さが 2 インチなので終端が必要です。

       

      並列終端の使用

      並列終端は、伝送線路の両端または遠端だけに配置できます。終端は可能な限りソースまたはディスティネーションに近くに配置します。終端と伝送線路の端の間の伝送線路は、信号に対する容量性負荷として作用します。集積回路 (IC) 近くに終端を配置できない場合は、ピンの後に配置します (つまり、フライバイ構成)。

    • A 300-ps rise-time signal
    • Two-inch long transmission path between the source and the destination
    • delay = 85√εr ps per inch
    • delay = 85√(0.457εr+0.67) ps per inch
    • V = VFINAL(1–e–t/RC)
    • 0.1 VFINAL = VFINAL (1–e–t1/RC)
    • 0.9 = e–t1/RC
    • 0.9 VFINAL = VFINAL (1–e–t2/RC)
    • 0.1 = e–t2/RC
    • 9 = e(t2–t1)/RC
    • ln 9 = (t2–t1)/RC
    • 2.197 = (t2–t1)/RC
    • t2–t1 = Rise time of the signal (Tr) and RC = time constant = r
    • Frequency = 1/2 πr
    • r = RC = 1/2 πf
    • 2.197 = 2 πf Tr
    • f = 0.35/Tr
    • Bandwidth = 0.35/Tr
    • Bandwidth = 0.35/300 ps = 1.16 GHz
    • Speed = Frequency x Wavelength
    • 5.5 giga inches per second = 1.16 GHz x wavelength
    • wavelength = 4.74 in.
    • wavelength/10 = 0.474 in.
    • Reflection coefficient = (ZLOAD – Z0)/(ZLOAD + Z0)

 

  • TDR(Time Domain Reflectometry) と不連続性
    • TDR

        TDR (time domain reflectometry) は、伝送経路における不連続性を観察する手段です。TDR が伝送媒体を介してパルスを送信します。エネルギーのパルスが伝送経路の終端または伝送経路内の不連続性のある個所に到達すると、反射が発生します。これらの反射により、不連続性の大きさと場所を特定することができます。このセクションでは、TDR について解説します。

        図 1 は、PCB に接続されていないケーブルの TDR 電圧図です。中央の線は、長さ 1 m の 50 Ω ケーブルです。パルスは A 地点で始まって (Z0 = 50 Ω) ケーブルを伝送され、伝送線路の終点 (B 地点) で止まります。伝送線路の終点は開いているので、無限大のインピーダンス、ZLOAD = α が存在します。したがって、この負荷の反射係数は次の式で求められます。

        信号全体が反射します。B 地点では、信号の振幅が 2 倍になります。図 1 を参照してください。

         

        図 1. PCB にケーブルを接続していない状態の TDR 電圧図

        Figure 1. TDR Voltage Plot with Cable Not Connected to PCB

        同じ長さのケーブルを SMA コネクタを介して PCB に接続すると、図が変化します。図 2 を参照してください。SMA コネクタの性質は誘導性よりも容量性が優勢なので容量性負荷として作用し、TDR 図ではディップが現れます。

         

        図 2. PCB にケーブルを接続した状態の TDR 電圧図

        Figure 2. TDR Voltage Plot with Cable Connected to PCB

        図 3 は、SMA コネクタの曲線の拡大図です。TDR 解析のために送信されるパルスの立ち上がり時間は非常に短い (約 20 ps) ので、TDR 電圧図には伝送経路上のすべての不連続性が示されます。

        SMA は伝送経路上の容量性の不連続性なので、電圧図の信号はディップを作ります。理想的な伝送線路のインピーダンスは、次の式で定義されます。

        したがって、キャパシタンスが増加すると、インピーダンスは減少します。不連続性が誘導性である場合は、インピーダンスが増加し、TDR 図では隆起として表れます。キャパシタンスとインダクタンスは、TDR 図の曲線から計算できます。図 3 のようにディップがある場合は、キャパシタンスを計算できます。

         

        図 3. PCB の SMA コネクタ周辺部分の TDR 電圧図

        Figure 3. TDR Voltage Plot for the Section Around the SMA Connector on PCB

        TDR 図のディップを近似する等価回路は、図 4 に示すようなグランドへのコンデンサです。

         

        図 4. 容量性の不連続性のある伝送線路の等価回路

        Figure 4. Equivalent Circuit for a Transmission Line with Capacitive Discontinuity

        この種の回路の RC 式は次のとおりです。

        2 本の伝送線路は、互いに並列であるかのように動作します。

        電圧の変化 (ΔV) と立ち上がり時間 (Tr) は、曲線から求めることができます。これらの値は式に代入できます (つまり、Z0 = 50 Ω)。

        この式から RC 時定数を求めます。また、曲線を使用して RC 時定数の近似値を求めることもできます。立ち上がりの 0% ~ 63% が RC です。RC を求めた後は、それを使用してキャパシタンス (信号が示した不連続性) を求めることができます。

        不連続性の性質がより誘導性に見える (つまり、曲線が上昇する) 場合、信号は図 5 のような回路を通過したことになります。伝送線路が分割され、その間に誘導性の不連続性が生じます。

         

        図 5. 誘導性の不連続性のある伝送線路の等価回路

        Figure 5. Equivalent Circuit for a Transmission Line with Inductive Discontinuity

        次の2 つの式から誘導性の不連続性 (L) を求めます。

        インダクタンス値を求めるには、次の式で Z0 = 50 Ω を使用します。

        図 6 は、PCB 伝送経路の断面を示したもので、多くの不連続性が見られます。

         

        図 6. PCB の断面における TDR 電圧図の例

        TDR 図が図 7 に近い場合は、電圧のディップを計算に入れることにより、SMA コネクタによって生じる容量性の不連続性を計算します。

         

        図 7. PCB の一部分の TDR 図

         

        次の式の Tr と V は、

        図 8 の曲線から求めることができます。

         

        図 8. SMA の TDR 図

        この例では、次の式が成立します。

        この式から次の式が得られます。

        このセクションの例は、シミュレータで不連続性をモデル化するときに使用できます。ただし、TDR を使用して不連続性の寄生容量を抽出するのではなく、2D および 3D フィールド・ソルバで不連続性をモデル化できます。

      • 反射係数 = (ZLOAD – Z0)/(ZLOAD + Z0)
      • この場合の反射係数は、(α– 50)/(α + 50) = 1 です。
      • Z0 = √(L/C)
      • R = Z0/2
      • RC = Z0C/2
      • (ΔV/250 mV) = 1 - (Tr /2RC)
      • R = 2Z0
      • L/R = L/2Z0
      • (ΔV/250 mV) = 1 - (Tr x Z0 /L)
      • (ΔV/250 mV) = 1 - (Tr /2RC)
      • RC = (Tr x 250 mV)/2 (250 mV - ΔV) = 29.9 ps
      • RC = Z0C/2
      • If Z0 = 50 Ω, then C = 1.196 pF

     

    • 伝送経路に関係する不連続性

        伝送経路での不連続性は、信号を劣化させます。立ち上がりが高速の信号のほうが、立ち上がりが低速の信号よりも多く劣化します。よって、高速ボード・デザインでは、慎重なプランニングにより不連続性に関連する問題を回避する必要があります。このセクションでは、伝送経路に関係する誘導性と容量性の不連続性について説明します。

       

      • 誘導性の不連続性

          図 9 は、2 つの異なる SMA コネクタの TDR 電圧図です。SMA コネクタの片側は 50 Ω、反対側は 58 Ω です。領域内ではインダクタンスが増加するため、曲線は上向きです。

          図 9 の 2 つの曲線は、SMA コネクタによる 2 つの異なる不連続性を表しています。ピークの高い方の曲線は、約 3.8 nH の誘導性を伴う、大きい不連続性を持つコネクタを表しています。ピークの低いほうの曲線は、約 2.6 nH の誘導性を伴う、小さい不連続性を持つコネクタを表しています。このグラフから、両曲線の不連続性のインダクタンスを計算できます。

           

          図 9. SMA コネクタのインピーダンス曲線

          Figure 9. Impedance Curves for SMA Connectors

          図 9 は、2 つのSMA コネクタを介して伝送される 3.125 Gbps 信号を示しています。この信号の立ち上がり時間は、約 70 ps です。

          図 10 は、信号が低インダクタンス (2.6 nH の不連続性) SMA コネクタを通過するときのアイ開口図です。アイ開口は 336 mV、ジッタは 20 ps です。

           

          図 10. 低インダクタンス SMA コネクタのアイ開口とアイ開口の拡大図

          Figure 10. Lower-Inductance SMA Connector Eye Opening and Expanded View of the Eye Opening

          アイの拡大図 (図 10) を見ると、ジッタをより細かく確認できます。ピーク・トゥ・ピーク・ジッタの値は約 20 ps です。

          図 11 は同じ信号のアイ開口図ですが、ここでは、高インダクタンス SMA コネクタにより信号が 3.8 nH の誘導性の不連続性を通過しています。アイ開口は、約 332 mV です。図を比較すると、図 11 のほうが図 10 よりジッタが多いことがわかります。

          アイの拡大図 (図 11) を見ると、ジッタをより細かく確認できます。ピーク・トゥ・ピーク・ジッタの値は約 24 ps です。

           

          図 11. 高インダクタンス SMA コネクタのアイ開口とアイ開口の拡大図

          Figure 11. Higher-Inductance SMA Connector Eye Opening and Expanded View of the Eye Opening

          誤ったタイプのコネクタを使用した場合や、他の形の誘導性の不連続性が伝送経路に加わった場合は、ジッタが増加し、アイ開口が縮小します。立ち上がり時間の短い信号では、ジッタ現象の増加は深刻な問題となります。また、信号に対してより多くのストレスがかかると (つまり、ランダムなストレス)、ジッタがより顕著になります。

       

      • 容量性の不連続性

          このセクションでは、伝送経路に部品が存在するときに通常発生する、容量性の不連続性の影響を説明します。

          図 12 の 2 つのコネクタ図は容量性負荷を示しています。1 つは容量性の低い不連続で、もう 1 つは容量性の高い不連続です。負荷のキャパシタンス (C) は、次の式で計算できます。

          3.125 Gbps 信号 (擬似ランダム・バイナリ・シーケンス (PRBS) パターン) は、容量性の低いコネクタ (1.2 pF) として見なせる 1 つ目のコネクタを通って送信されます。アイ開口とジッタは他方のコネクタで観察します。

           

          図 12. 容量性の不連続性の影響を示す低容量性の負荷コネクタと高容量性の負荷コネクタ

          Figure 12. Lower- and Higher-Capacitive Load Connectors Illustrating the Effects of Capacitive Discontinuity

          図 13 は、1.2 pF の不連続性を発生させるコネクタによるアイ開口を示しています。アイ開口は、330 mV の差動電圧です。アイの拡大図では、ピーク・トゥ・ピーク・ジッタが約 27 ps になっています。

           

          図 13. 低キャパシタンス・コネクタのアイ開口とアイ開口の拡大図

          Figure 13. Lower-Capacitance Connector Eye Opening and Expanded View of the Eye Opening

          図 13 は、容量性の高いコネクタと見なされる 2 つ目のコネクタを通して送信される 3.125 Gbps PRBS パターンを示しています。アイ開口とジッタは他端で観察します。

          図 14 は、キャパシタンスが 2.9 pF の SMA コネクタを通過する同じ信号のアイ開口を示しています。アイ開口は、約 280 mV の差動電圧です。アイ開口の拡大図では、ピーク・トゥ・ピーク・ジッタが 43 ps になっています。

           

          図 14. 高キャパシタンス・コネクタのアイ開口とアイ開口の拡大図

          Figure 14. Higher-Capacitance Connector Eye Opening and Expanded View of the Eye Opening

          伝送経路上にコネクタとコンポーネントを追加することはできるだけ避ける必要があります。コネクタが必要な場合は、伝送経路上で誘導性や容量性の不連続性の発生が最小であるものを選択します。2.9 および 1.2 pF コンデンサを通過する 3.125 Gbps 信号へのジッタと振幅の影響は、非常に重要です。アイ開口は振幅差 50 mV を示し、拡大図はピーク・トゥ・ピーク・ジッタ差 16 ps を示しています。

        • ρ = RC = (Z0C/2)

       

      • ビアの不連続性

          ビアはエッジの速度を低下させ、反射の原因となるので、トレース配線時にはできるだけビアと層の変更を避けてください。ビアには誘導性と容量性の両方の性質がありますが、容量性が優勢です。差動信号を使用するデザインでは、ビアが必要です。ただし、非反転信号と反転信号が同じ不連続性を通過するように、差動ペアの各信号についてビアを同じ構成にする必要があります。これにより、ビアで生じる不連続性による信号のばらつきはコモン・モードとなります。差動モードの不連続性は、ダイナミック・レンジ縮小の原因となります。

          ブラインド・ビアは、フルサイズ・ビアと比較すると、より高価ながら小型であり、不連続性としての作用が少なくなります。ブラインド・ビアは PCB を貫通せず、ビアによる不連続性を抑制するように設計されています。フルサイズ・ビアの使用時に性能を向上させるには、ビアを伝送線路と直列で使用します。ビアがハンギングした状態で残された部分は、容量性スタブとして作用します。

          図 15 は 18 層のボードを示しています。層 1、3、および 16 は信号層です。トレースを、層 3 を通って配線するのではなく、層 1 から層 16 に配線します。層 3 で止まるトレースを配線すると、ハンギング状態のまま残されたビアの部分は、容量性スタブとして作用します。

          図 15. トレース・スタブを含む 18 層のボード

          Figure 15. Eighteen-Layer Board with Trace Stub

          ビアに対する容量性スタブの影響は、ボード・デザインに次のものが含まれる場合に、より顕著になります。

          容量性スタブを含む厚さ 93 mil のボードによる 3.125 Gbps 信号に対する影響は、同じ周波数で動作する厚さ 200 mil のボードより少なくなります。よって、ボードが厚すぎる場合、ビアは (3.125 Gbps において) シグナル・インテグリティに影響を与えると言えます。

          パッドは互いの間で並行プレートによるキャパシタンスを発生させるので、可能であれば、ビアおよびビア・スタブを避け、ビア上の不要なパッドは取り除きます。厚さ 100 mil のボードを設計する場合は、3.125 Gbps 信号用のビアをバックドリルする必要はありません。ただし、100 mil よりある程度厚みのあるボードでは、バックドリルが推奨される場合もあります。

          伝送線路上の電流は、磁界を生じます。リファレンス構造では、磁力線がリターン電流を誘導します。リファレンス・プレーンに面した幅の広い面が伝送線路にある場合、リターン電流のほとんどは、伝送線路の下の、リファレンス・プレーンの表皮厚部分を流れます。表皮厚の値は、次の式で計算できます。

          ここで、

          リファレンス・プレーンの任意の地点 x の電流密度は、次の式で計算できます。

          ここで、

          リターン電流に対しては適切な経路を設ける必要があります。図 16 は、差動信号ペア (赤と緑で示す構造) のために層を (層 1 から層 13 へ) 変更した様子を示しています。信号は A 地点 (図 16) で始まり、B 地点 (図 18) に伝送されます。

          図 16 ~ 18 は、信号ラインに対してソリッド・リファレンス・プレーン (水色で示す構造) が設けられていることを示しています。

          必要な場合は、GND アイランドを作成します。GND アイランドを作成するときには、プレーンを基準とする他の信号がスプリットを通過しないようにします。信号がスプリットを通過すると、ループが増加し、その領域のインダクタンスも増加します。

           

          図 16. 層の変更

          Figure 16. Layer Changes

          層が変わる位置では、リターン電流経路に GND ビアを設ける必要があります。リターン経路に GND ビアがない場合、リターン電流は最も近い経路を探しますが、経路が十分近くない場合もあります。このシナリオでは、電流がより長い経路を通り、ループが大きくなります。ループを通過する磁束線数により、ループが大きくなるとインダクタンスも増加します。図 16 に示すビアは 2 つだけですが、信号ビアを囲むビアを増やすことを推奨します。

          図 17 は、図 16 の層変更を側面から見た図です。信号は層 1 から層 13 に伝送されます。各層にはビア・パッドがあります。パッド間には並行プレートによるキャパシタンスがあるので、不要なパッドにより容量性負荷が増大します。このため、伝送線路にビアを直接接続するパッド以外のすべてのパッドは取り除いてください。

           

          図 17. 層の変更の側面図

          Figure 17. Side View of Layer Changesard with Trace Stub

          図 18 では、GND アイランドによって、信号に適したリファレンス経路を提供しています。過度の不連続性を避けるために、GND ビア (水色で示す構造) が使用されています。

          図 18 の PCB には十分な GND ビアがないので、信号ビアの周囲に GND ビアを追加して、2 つの信号ラインに均等に分散させる必要があります。図 18 では、差動ペアの片側にのみ、近い GND ビアがあります

           

          図 18. B 地点への伝送経路

          Figure 18. Transmission Path to Point B

          図 19 は、厚さ 93 mil の Stratix® GX 開発ボードのサンプル・ビアを含む TDR 図です。このビアは、0.7 pF の容量性の不連続性を持つと見なすことができます。このビアは、18 層ボードの層 1 と層 13 にある 2 つの伝送線路を接続します。

           

          図 19. 厚さ 93 mil のボードのビアに起因する容量性の不連続性

          Figure 19. Capacitive Discontinuity Due to a Via on a 93-mil Thick Board

        • 信号速度がより高速
        • より厚いボード
        • 必須ではない余分なビア・パッド
        • 表皮厚さ = 1/√(πƒµoµrσ)
        • ƒ = 周波数
        • µo = 真空の透磁率
        • µr = 比透磁率
        • σ = 材料の伝導性
        • Ix = Ioe -x/do
        • Ix = x における電流密度
        • Io = 表皮厚における電流密度
        • x = 表面からの距離
        • do = 表皮厚

       

      • 伝送経路に関係する直角ベンド

          伝送線路でのインピーダンスの不連続性を最小にするには、直角ベンドの使用を避けます。ベンド部では、有効伝送線路幅が増加し、その結果インピーダンスの不連続性が生じてキャパシタンスが増加します。

          90° ベンドではなく、45° マイター・ベンドを使用します。45° マイター・ベンドは、インピーダンスの不連続性を最小に抑えることによって、信号の反射を低減します。また、直角ベンドはアンテナと見なすこともできます。図 20 は、FR-4 誘電体 (εr = 4.1、損失正接 = 0.022) に埋め込まれている、50 Ω インピーダンス用の寸法を持つ、 60 mil の伝送線路を示しています。90° と 45° ベンド (図 21 を参照) のトレースを SPICE モデルを使用してシミュレートしています。寄生要素は、3D フィールド・ソルバで抽出します。

           

          図 20. 伝送線路の 90° ベンド

           

          図 21. 伝送線路の 45° ベンド

          図 22 はボードの断面図です。

           

          図 22. ボードの断面図

          1 ns (立ち上がり時間) 信号をトレースの一端に供給し、他端で出力を観察します。余分な容量性負荷が原因で、90° ベンドの出力は若干遅延し、リンギングが増加しています。長いトレースその他のストレスの多い条件でドライブすると、わずかなリンギングでも致命的です。例えば、ほぼ閉じたアイにさらにクロージャが加わると、レシーバがデータ・ビットを認識できない場合が生じます。90° ベンドは、3.125 Gbps で動作する信号には、より深刻な影響与えます。図 23 は、ベンドが信号に与える影響を示しています。

           

          図 23. ベンドが信号に与える影響

          Figure 23. Effects of Bends on Signals

  • グランド・バウンス

      デジタル・デバイスの高速化に伴い、出力スイッチング時間が短縮されます。スイッチング時間が短いと、デバイスが負荷キャパシタンスを放電する際に出力内で過渡電流が増加します。デバイスの複数の出力がロジック・ハイからロジック・ローに同時にスイッチングするときに発生するこれらの大電流により、グランド・バウンスと呼ばれるボード・レベルの現象が発生する場合があります。

      グランド・バウンスの原因には多くの要素があります。このため、考えられるすべての PCB 環境に対するグランド・バウンスの大きさを予測できる標準的なテスト方法はありません。各条件と各デバイスのグランド・バウンスへの相対的な寄与率は、プログラマブル・ロジック・デバイス (PLD) でのグランド・バウンスの大きさに影響を与える一般的な条件である負荷キャパシタンス、ソケットのインダクタンス、およびスイッチング出力数などの条件を使用してデバイスをテストすることで決定します。

       

      デザイン・ガイドライン

      グランド・バウンスを抑制するには、アルテラは次のデザイン手法を推奨します。

       

      図 1. コンデンサ・パッドに接続するビアの推奨位置

      Figure 1. Suggested Via Location that Connects to Capacitor Pad

      これらのデザイン・ガイドラインは情報を提供し、さまざまな PCB 条件で動作する高速ロジック・デザインに役立ちます。

    • できるだけ多くの VCC/GND ペアにデカップリング・コンデンサを追加します。
    • デカップリング・コンデンサは、デバイスのパワー・ピンとグランド・ピンのできるだけ近くに配置します。
    • アルテラ®のデバイス・ピンの負荷を最小にするために、カウンタの出力に外部バッファを追加します。
    • 使用していない I/O ピンを出力ピンとして設定し、出力を Low に駆動します。この構成は仮想グランドとして機能します。この Low 駆動出力ピンを GNDINT やボードのグランド・プレーンに接続します。
    • 使用していない I/O ピンは、「プログラマブル・グランド」ビット (I/O セルあたり 1 ビット) をプログラミングすることにより、グランドに駆動できます。こうすることで、マクロセルを犠牲にせず、埋め込みマクロセルとして使用できます。
    • 速度が重要でない場合は、低スルー・レート・ロジック・オプションをオンにします。
    • 外部デバイスで負荷をバッファリングするか、バスを駆動するデバイスの数を減らし、負荷キャパシタンスを制限します。
    • できるだけソケットをなくします。
    • 同時にスイッチングする可能性のある出力の数を減らすか、デバイス全体に均等に分散します (または、この両方を行います)。
    • スイッチング出力をパッケージのグランド・ピンに近付けます。
    • スイッチング・ピンの横にプログラマブル・グランドを作成します。
    • プルアップ抵抗器をなくすか、プルダウン抵抗器を使用します。
    • 別々の VCC とグランド・プレーンを提供するマルチレイヤ PCB を使用します。
    • 各スイッチング出力に適切な直列抵抗器を追加し、各出力への電流を制限します。
    • 短時間だけ変化するピンからの影響を受けない、同期デザインを作成します。
    • 出力ピンのローカル・バウンスを最小限に抑えるように I/O ピンを割り当てます。
    • パワー・ピンとグランド・ピンを隣同士に配置します。電流はパワー・ピンとグランド・ピンで逆方向に流れるため、相互インダクタンスによって総インダクタンスが減少します。
    • より大きいビアでコンデンサ・パッドをパワー・プレーンとグランド・プレーンに接続し、デカップリング・コンデンサのインダクタンスを最小化します。
    • ビアとコンデンサ・パッド間で幅広く短いトレースを使用するか、コンデンサ・パッドの隣にビアを配置します。図 1 を参照してください。
    • 表面実装コンデンサを使用し、リード・インダクタンスを最小にします。
    • 実効直列抵抗 (ESR) が小さいコンデンサを使用します。ESR は 400 Ω未満にします。
    • 各 GND ピンおよびビアは、グランド・プレーンに個々に接続します。
    • アルテラは、ボード上に特別なキャパシタンスを追加するために、各パワー (VCC) プレーンに隣接してグランド・プレーンを配置することを推奨します。この配置によりリード・インダクタンスがゼロになり、ESR は生じません。 2 つのプレーン間の誘電体の最大厚は 5 mil です。

 

  • グランド・バウンスの解析

      図 2 は、グランド・バウンスを解析するための単純なモデルです。デバイスから駆動される外部コンポーネントは、そのデバイスへのキャパシタンス負荷 (C1 ~ Cn) として作用します。これらの容量性負荷は、次の式で求められる電荷を蓄えます。

       

      図 2. グランド・バウンスのモデル

      Figure 2. Ground Bounce Model

      デバイスの環境とグランド・パスには、(図 2 に L1、L2、および L3 として示されている) 固有のインダクタンスがあります。L1 は、デバイスのダイからパッケージ・ピンへのボンド・ワイヤのインダクタンスとピン自体のインダクタンスです。L2 は、デバイスのグランド・ピンと PCB 間の接続メカニズムのインダクタンスです。このインダクタンスは、ソケットを介してデバイスを PCB に接続するときに最大になります。L3 は、デバイスと、電源のリファレンス・グランドが接続される PCB の場所との間の PCB トレースのインダクタンスです。

      グランド・バウンスは、複数の出力が High から Low にスイッチングされるときに発生します。この遷移により負荷キャパシタンスに蓄えられていた電荷が、デバイスに流れ込みます。電流の突入 (di/dt) がデバイスを出てインダクタンス (L) を通りボードのグランドに到達し、式 V = L × (di/dt) で決定される電圧 (V) を発生させます。ボードのグランドとデバイスのグランド間のこの電圧差により、Low 出力またはクワイエット出力に対する相対グランド・レベルが一時的に上昇、つまりバウンスします。電流の突入は短いものの、バウンスは PCB の他のデバイスをトリガするほど大きくなる場合もあります。

      同期デザインでは、次のクロック・エッジの前に同期出力が安定するために十分な時間があるので、グランド・バウンスが問題になることはあまりありません。また、シンクロナス回路がクワイエット出力の電圧スパイクによって誤トリガされる可能性は低くなります。

      スイッチング出力とクワイエット出力の容量性負荷は、グランド・バウンスに異なる影響を与えます。

    • Charge (Q) = [voltage (V) × capacitance (C)]

 

  • スイッチング出力

      スイッチング出力の容量性負荷が増加すると、瞬時スイッチングに使用できる電荷の量が増加し、ひいてはグランド・バウンスが大きくなります。デバイスによっては、負荷がデバイス出力あたり約 100 pF に達するまで、容量性負荷によりグランド・バウンスが増加します。この時点で、デバイス出力バッファが最大通電容量に到達し、誘導性の要素が優勢になります。

      容量性負荷を低減させ、結果的にグランド・バウンスを抑える方法の 1 つは、デバイスのスイッチング出力をバス・ドライバの集積回路 (IC) に接続することです。この IC の出力は大きな容量性負荷を駆動し、デバイスの負担を軽減して、デバイスのクワイエット出力のグランド・バウンスを最小化します。

      一部のバス・アプリケーションは、プルアップ抵抗器を使用して、バスのデフォルトの High 値を発生させます。これらの抵抗器は、最大電圧まで負荷キャパシタンスを充電します。結果として、駆動デバイスは、より高いレベルのグランド・バウンスを発生させます。グランド・バウンスが懸念事項となるアプリケーションのプルアップ抵抗器をなくすか、またはプルダウン抵抗器を代わりに使用するバス・ロジックを設計してください。

      グランド・バウンスにはスイッチング出力数も影響します。スイッチング出力数が増加すると、蓄えられている全電荷も増加します。全電荷は、各スイッチング出力で蓄えられる電荷の合計です。したがって、スイッチング出力数が増加すると、グランドにシンクする必要がある電流の量が増加します。グランド・バウンスは、スイッチングしている出力が増加するごとに、40 ~ 50 mV も増加する場合があります。

      アルテラのデバイスでは、これらの影響を弱めるために、VCC とGND ピンの複数のペアを設けています。スイッチング出力をグランド・ピンに近付け、同時スイッチング出力をデバイス全体に分散させることにより、グランド・バウンスを低減させます。

      スイッチング・ピンをグランド・ピンの横に配置するだけではなく、グランドのみを駆動する出力ピンをデザインで作成することにより、プログラマブル・グランド・ピンを作成します。ボードのグランドにこの出力ピンを接続することにより、デバイスのグランドは、グランド・バウンスの低減に役立つボードのグランドへの別の接続を持ちます。

      アルテラの多くのデバイスでは、出力ドライバのスルー・レートを選択できます。すべてまたはほとんどのドライバで低スルー・レート・オプションをオンにすると、ドライバの速度が低下し、di/dt が減少して、グランド・バウンスが低減されます。

      グランド・バウンスをさらに低減するには、デザインにおいて同時にスイッチングできる出力数を制限します。カウンタなどの機能では、標準的なシーケンシャル・バイナリ・コードではなく、一度に 1 ビットだけがスイッチングされるグレー・コードを使用します。

      極端な場合は、高速ロジック・デバイスの各スイッチング出力に直列に抵抗器を追加することで、各出力への電流を制限し、許容範囲のレベルにグランド・バウンスを低減できます。

 

  • クワイエット出力

      クワイエット出力の容量性負荷の増加はローパス・フィルタリングとして機能し、グランド・バウンスを弱める効果があります。クワイエット出力の容量性負荷は、200 ~ 300 mV もグランド・バウンスを低減させることができます。ただし、クワイエット出力での容量性負荷の増加により、容量性負荷を持つピンがスイッチングする際に他のクワイエット出力で発生するノイズが増える場合があります。

 

  • リード・インダクタンスの最小化

      VCC とグランド・プレーンが別々にある多層 PCB を使用すると、PCB トレースのインダクタンスにより発生するグランド・バウンスも低減できます。VCC とグランド電源をワイヤラッピングすると、通常、グランド・バウンスの量が増加します。望ましくないインダクタンスを抑制するため、インダクタンスの低いバイパス・コンデンサを、VCC 電源ピンとボードのグランド・プレーン間に、パッケージの電源ピンのできるだけ近くに配置します。アルテラは、グランド・バウンスを低減するため、0.01 μF ~ 0.1 μF の ESR が小さいデカップリング表面実装コンデンサを並列で使用することを要求しています。これらのコンデンサに並列に 0.001 μF コンデンサを追加すると、高周波数ノイズ (>100 MHz) がフィルタリングされます。

      詳細については、Minimizing Ground Bounce & VCC Sag white paper (英語版 ・ PDF) を参照してください。

 

  • 伝送線路を理解する

      伝送線路は、抵抗 (R)、インダクタンス (L)、およびキャパシタンス (C) が混在して分布するトレースです。伝送線路レイアウトには以下の 2 種類があります。

      図 1 はマイクロストリップ・レイアウトを示しています。これは、PCB の最上層または最下層で配線されるトレースであり、電圧リファレンス・プレーン (パワーまたは GND) が 1 つだけあります。図 2 は、PCB の内層で配線されているトレースを使用し、2 つの電圧リファレンス・プレーン (パワーや GND) を持つストリップライン・レイアウトを示しています。

       

      図 1. マイクロストリップ伝送線路レイアウト

      Figure 1. Microstrip Transmission Line Layout

       

      図 2. ストリップライン伝送線路レイアウト

      Figure 2. Stripline Transmission Line Layout

      図 1 と 図2 の注:

    • マイクロストリップ
    • ストリップライン
    • W = トレースの幅、T = トレースの厚さ、H = トレースとリファレンス・プレーンの間の高さ
    • W = トレースの幅、T = トレースの厚さ、H = トレースと 2 つのリファレンス・プレーンの間の高さ

 

  • インピーダンスの計算

      PCB の回路トレースはすべて特性インピーダンスを持ちます。このインピーダンスは、トレースの幅 (W)、トレースの厚さ (T)、使用材料の誘電率 (εr)、およびトレースとリファレンス・プレーン間の高さ (H) によって決まります。

    • イクロストリップのインピーダンス

        PCB の外層に配線され、その下にリファレンス・プレーン (GND または VCC) が配置された回路トレースにより、マイクロストリップのレイアウトが構成されます。マイクロストリップ・トレース・レイアウトのインピーダンスは、次の式で計算します。

        一般的な値として W = 8 mil、H = 5 mil、T = 1.4 mil、εr、および (FR-4) = 4.1 を使用して、マイクロストリップのインピーダンス (Z0) を求めると、次のようになります。

        式の測定単位は mil です (1 mil = .001 インチ)。また、銅 (Cu) トレースの厚さ (T) は通常オンスで測定します (1 oz = 1.4 mil)。

        図 3 は、式の値を使用し、誘電体の高さとトレースの厚さを一定にした場合の、マイクロストリップ・トレースのインピーダンスとトレース幅 (W) の関係を示しています。

         

        図 3. トレース幅を変化させた場合のマイクロストリップ・トレースのインピーダンス

        Figure 3. Microstrip Trace Impedance with Changing Trace Width

        図 4 は、マイクロストリップ・トレースのインピーダンス計算式の値を使用し、トレースの幅とトレースの厚さを一定にした場合の、マイクロストリップ・トレースのインピーダンスと高さ (H) の関係を示しています。

         

        図 4. 高さを変化させた場合のマイクロストリップ・トレースのインピーダンス

        Figure 4. Microstrip Trace Impedance with Changing Height

        インピーダンスのグラフは、インピーダンスの変化がトレース幅に反比例し、グランド・プレーンからのトレースの高さと正比例することを示しています。/p>

        図 5 では、マイクロストリップ・トレースのインピーダンス計算式の値を使用し、トレースの幅と誘電体の高さを一定にした場合の、マイクロストリップ・トレースのインピーダンスとトレースの厚さ (T) の関係を示しています。図 5 は、トレースが厚くなると、トレースのインピーダンスが減少することを示しています。/p>

         

        図 5. トレースの厚さを変化させた場合のマイクロストリップ・トレースのインピーダンス

        Figure 5. Microstrip Trace Impedance with Changing Trace Thickness

      • Z0 = [(87/√(εr + 1.41)) ln [(5.98 ×H)/(0.8W + T)] Ω
      • Z0 = [(87/√(4.1+1.41)) ln (5.98×(5)/0.8(.8)=1.4)] Ω
      • Z0 ~ 50 Ω

     

    • ストリップラインのインピーダンス

        2 つの低電圧リファレンス・プレーン (パワーや GND) を持つ PCB の内層に配線されている回路トレースにより、ストリップライン・レイアウトが構成されます。ストリップライン・トレース・レイアウトのインピーダンスは、次の式で計算します。

        式 2:

        一般的な値として W = 9 mil、H = 24 mil、T = 1.4 mil、εr、および (FR-4) = 4.1 を使用してストリップラインのインピーダンス (Z0) を求めると、次のようになります。

        図 6 は、ストリップライン・トレースのインピーダンス計算式を使用し、ストリップライン・トレースの高さと厚さを一定した場合の、インピーダンスとトレース幅の関係を示しています。

         

        図 6. トレース幅を変化させた場合のストリップライン・トレースのインピーダンス

        図 7 は、ストリップライン・トレースのインピーダンス計算式を使用し、トレースの幅とトレースの厚さを一定にした場合の、ストリップライン・トレースのインピーダンスと誘電体の高さ (H) の関係を示しています。

         

        図 7. 誘電体の高さを変化させた場合のストリップライン・トレースのインピーダンス

        Figure 7. Stripline Trace Impedance with Changing Dielectric Height

         

        マイクロストリップのレイアウトと同様に、ストリップライン・レイアウトのインピーダンスもライン幅に反比例し、高さに正比例します。ただし、GND からのトレースの高さの変化による影響は、マイクロストリップのレイアウトよりもストリップライン・レイアウトのほうがかなり緩やかです。ストリップライン・レイアウトでは信号が FR-4 材料で挟まれるのに対し、マイクロストリップのレイアウトでは一方が開放されています。この露出のために、マイクロストリップのレイアウトに比べてストリップライン・レイアウトの実行誘電率が大きくなります。よって、同じインピーダンスを達成するには、ストリップライン・レイアウトではマイクロストリップのレイアウトよりも誘電体のスパンを大きくする必要があります。このため、インピーダンス・ラインを制御したストリップライン・レイアウトの PCB は、マイクロストリップのレイアウトの PCB より厚くなります。

        図 8 は、式 2 を使用し、トレース幅と誘電体の高さを一定にした場合の、ストリップライン・トレースのインピーダンスとトレース厚さの関係を示しています。図 8 は、トレースが厚くなると、特性インピーダンスが減少することを示しています。

         

        図 8. トレースの厚さを変化させた場合のストリップライン・トレースのインピーダンス

        Figure 8. Stripline Trace Impedance with Changing Trace Thickness

      • Z0 = [(60/√εr) ln (4H/0.67π(T+0.8w))] Ω
      • Z0 = [(60/√(4.1)) ln (4(24)/0.67π(1.4)=0.8(9))] Ω
      • Z0 ~50 Ω
  • 伝播遅延

      伝播遅延 (tPD) とは、信号がある地点から別の地点に到達するために必要な時間です。伝送線路の伝播遅延は、材料の誘電率の関数になります。

    • マイクロストリップのレイアウトの伝播遅延

        マイクロストリップ・トレース・レイアウトの伝播遅延は、次の式で計算します。

      • tPD(マイクロストリップ) = 1 インチあたり 85 √(0.475εr +0.67) ps
    •  

    • ストリップライン・レイアウトの伝播遅延

        ストリップライン・トレース・レイアウトの伝播遅延は、次の式で計算します。

        図 9 は、マイクロストリップおよびストリップライン・トレースの、伝播遅延と誘電率の関係を示しています。
        εr が増加すると、伝播遅延 (tPD) も増加します。

         

        図 9. マイクロストリップおよびストリップライン・トレースの伝播遅延と誘電率の関係

        Figure 9. Propagation Delay vs. Dielectric Constant for Microstrip and Stripline Traces

      • tPD(ストリップライン) = 1 インチあたり 85 √εr ps

 

  • 平面内導波路

      平面内導波路には、単純平面内導波路、接地平面内導波路、および接地差動平面内導波路の 3 種類があります。

    • 単純平面内導波路

        図 1 の単純平面内導波路は、主にマイクロ波システムで使用されます。この構造ではビアが不要で、受動または能動素子を信号経路に簡単に実装できるため、低損失の高速伝送線路を実現できます。単純平面内導波路では、基板の厚さ (H) を「無限」にして、フィールドが常に誘電体の外側にあるようにする必要があります。この構造は、2 つ目の層を持つことができないので、多層ボードでは使用できません。

         

        図 1. 単純平面内導波路

        Figure 1. Simple Coplanar Wave Guide

     

    • 接地平面内導波路

        接地差動平面内導波路は接地平面内導波路を差動信号用にしたもので、最大限のノイズ耐性が必要な高速デジタル・システムで使用されます。図 3 はこのトポロジーです。このトポロジーでは、接地平面内導波路と同じ制限が S と G に適用されます。

         

        図 2. 接地平面内導波路

        Figure 3. Grounded Differential Coplanar Wave Guide

     

    • 接地差動平面内導波路

        接地差動平面内導波路は接地平面内導波路を差動信号用にしたもので、最大限のノイズ耐性が必要な高速デジタル・システムで使用されます。図 3 はこのトポロジーです。このトポロジーでは、接地平面内導波路と同じ制限が S と G に適用されます。

         

        図 3. 接地差動平面内導波路

        Figure 3. Grounded Differential Coplanar Wave Guide

 

  • 同時スイッチング・ノイズに関するガイドライン

      同時スイッチング・ノイズ (SSN) も、PCB のデザイン時に考慮すべき重要な要素です。SSN はデバイス・パッケージでは支配的ですが、ボード・レイアウトによってこのノイズをある程度軽減できます。

      すべての電流ループにはインダクタンス値があります。図 1 に示す電流ループには、次のインダクタンスがあります。

       

      図 1. 電流ループによるインダクタンス

      Figure 1. Inductance Due to a Current Loop

      ドライバが High から Low にスイッチングすると、GND プレーンで電圧が次に示す値だけ上昇します。

      特に多数のドライバが同時にスイッチングする場合、GND プレーンで発生するノイズは、シグナル・インテグリティにとって問題になる場合があります。SSN により発生したノイズは隣接する構造に結合する場合があります。適切なレイアウトとデカップリングを行うと、ノイズの結合を抑制できます。多数のドライバを同時にスイッチングすると、電源が誤動作することがあります。このため、スイッチングが集中する場所によっては、特定領域の電源電圧が低下します。

      詳細については、下記をご参照ください。

    • Lloop = L1 (signal) + L2 (GND) – 2 LM (mutual inductance)
    • V = Lloop (di/dt)
    • AN 472: Stratix II GX SSN Design Guidelines (英語版 ・ PDF)
    • AN 508: Cyclone III Simultaneous Switching Noise (SSN) Design Guidelines (英語版 ・ PDF)

 

 

  • EMI

      電磁波障害 (EMI) は、時間に対する電流または電圧の変化に正比例します。また、回路の直列インダクタンスにも正比例します。EMI は、すべての PCB で発生します。

      EMI 問題は、クロストークの最小化、適切な接地、適切な層スタックアップなどの予防策によって大幅に抑制できます。

      各信号層は、グランド・プレーンとパワー・プレーンとの間に配置します。インダクタンスは、電荷がカバーしなければならない電荷のソースからグランドまでの距離に正比例します。この距離が短くなると、インダクタンスも小さくなります。したがって、グランド・プレーンを信号源近くに配置すると、インダクタンスが減少し、EMI の抑制に役立ちます。図 1 は、8 層スタックアップの例です。このスタックアップでは、パワー・プレーンと GND プレーンに挟まれているストリップライン信号層が、最もノイズが少なくなります。パワー・プレーンに隣接したソリッド・グランド・プレーンは、小さい等価直列インダクタンス (ESL) を持った分布キャパシタンスを生成します。IC のエッジ・レートが高速になると、これらのテクニックが EMI の抑制に役立ちます。

       

      図 1.  8 層スタックアップの例

      Figure 1. Example Eight-Layer Stack-Up

      EMI の抑制には、コンポーネントの選択とボード上での適切な配置が非常に重要です。次のガイドラインは、EMI の低減に役立ちます。

    • ESR と ESL が小さい表面実装コンデンサなどの低インダクタンスのコンポーネントを選択します。
    • lop インダクタンスを最小化する適切なリターン・パスを設けます。
    • パワー・プレーンに隣接させてソリッド・グランド・プレーンを使用します。
    • アナログ回路およびデジタル回路用にセグメント化した各パワー・プレーンに隣接するグランド・プレーンを使用します。

 

  • 高速デザインのための、ディスクリート・コンポーネントの選択

      使用するコンポーネントを決定することは、ボード・デザインの重要な部分です。PCB のディスクリート・コンポーネントを選択するための情報とガイドラインを以下に示します。

    • 抵抗器とコンデンサ

        抵抗器やコンデンサなどのディスクリート・コンポーネントを選択する際は、利用可能な中で最小のフットプリントのものを選択します。フットプリントが小さいと、ボード上のパッドを小さくでき、寄生キャパシタンスとインダクタンスも小さくなります。アルテラでは、高速信号には通常、40 mil × 20 mil (0402) パッケージのコンポーネントを使用しています。

        インダクタは電源のフィルタリングに使用される場合が多く、飽和せずに大電流に対応するために、より大きくする必要があるので、一般的により大きなフットプリントが必要です。

        フェライト・ビーズ選択時には、次の 3 つのパラメータに注目します。

      • DC 抵抗
      • AC インピーダンス
      • 電流容量

     

    • インダクタおよびフェライト・ビーズ

        DC 抵抗が小さく、AC インピーダンスが大きく、電流容量の大きいものが、好ましいフェライト・ビーズです。ただし、電流容量が増加すると、AC インピーダンスは低下する傾向があるので、妥協が必要になります。図 1 は、一般的なフェライト・ビーズの周波数とインピーダンスの関係です。

         

        図 1. フェライト・ビーズの一般的なインピーダンス・プロファイル

        Figure 1. Typical Impedence Profile of a Ferrite Bead

        図 1 では、2 GHz でのインピーダンスが 100 Ω を超えています。このインピーダンスと 1 Ω 未満のことが多い電源インピーダンスとの比率は、100 より大きくなります。結果として、ノイズのほとんどはフェライト・ビーズに遮断され、グランドに分流されます。

        性能を満たすフェライト・ビーズには次のようなものがあります。

      • トランシーバのパワー・プレーンとグランド・プレーン用の Steward MI0805M221R-00 フェライト・ビーズ。この部品の DC 抵抗は 50 mΩ 未満で、2.5 A の電流を処理できます。インピーダンスは 1 GHz で 200 Ω を超えます。
      • 並列接続した 2 つのSteward フェライト・ビーズは、25 mΩ の DC 抵抗と 100 Ω を超える AC インピーダンスで 5 A の電流容量を処理します。これは、ほとんどのアプリケーションにとって十分な性能レベルです。
      • Murata BLM31PG500SN1 フェライト・ビーズは DC 抵抗が 25 mΩ、電流が 3 A、1 GHz での AC インピーダンスが 75 Ω です。

     

    • SMA コネクタ

        SMA コネクタは、制御されたインピーダンス、機械的堅牢性、および優れたシグナル・インテグリティにより、一般的に高速信号に使用されます。これらのコネクタは、エッジ・ローンチまたはバーティカル・ローンチの形で提供されます。エッジ・ローンチの場合、コネクタはボードのエッジに接続され、中心導体はボードと同一平面にあります。また、ボードはグランド導体の間にサンドイッチされます。

        バーティカル・ローンチ・タイプは、スルー・ホールまたは表面実装です。スルー・ホール・タイプの場合、すべてのレッグと中心導体がボードを貫通します。表面実装タイプの場合、中心導体がボードの最上層に触れることはほとんどありません。

        ローンチ手法のタイプは、信号品質に大きくは影響しません。ただし、長い中心導体は伝送経路にインダクタンスを追加し、信号を劣化させます。

        バーティカル・ローンチの表面実装では、多くの場合、中心導体を 20 mil 未満に縮小することができます。この縮小は、エッジ・ローンチ構成では実現しにくいかもしれませんが、これは SMA メーカーの能力によります。アルテラのデザインでは、中心導体を 20 mil 未満にしています。アルテラは、SMA コネクタの要件として Lighthorse Technologies と Northrop Grumman を使用しています。

 

  • S パラメータ

      伝送線路での電圧や電流を定義し、マイクロ波周波数でこれらを測定することは困難です。その理由は、直接測定では通常、特定の方向に伝播する波または定在波の振幅 (電力から推察) と位相が必要になるためです。よって、高周波ネットワークを扱う場合、等価電圧と電流、および、関連インピーダンスとアドミタンスの行列は、多少抽象的になります。

      散乱行列 (S パラメータ) は、直列測定との一貫性があり、入射波、反射波、および伝送波の概念を含む表現を提供します。S パラメータは多くの場合、さまざまな伝送線路構造のインピーダンス、総損失、入力反射損失、挿入損失、および絶縁とクロストークを定量化するために使用されます。これらの事項は、集中パラメータではなく分布パラメータを考慮する必要がある周波数で最も役立ちます。

      S パラメータを理解するために、図 1 の 2 ポート・ネットワークについて考えてみます。このネットワークには 1 つの伝送線路または任意の線形時不変コンポーネントを含めることができます。ポート 1 と 2 の入射電圧は E11 と E12 で、反射電圧は ER1 と ER2 です。 Z0 は、伝送線路の特性インピーダンスです。ZS と ZL は、ソースと負荷のインピーダンスです。

       

      図 1. S パラメータ

      Figure 1. S-Parameters

      2 ポート・ネットワークのそれぞれの側で入射および反射電圧波を測定し、特性インピーダンス (Z0) の平方根で割ると、新しい変数 (a1、a2、b1、および b2) を求めることができます。これらは、各ポートの正規化された電圧波の振幅です。

      a1 の大きさの 2 乗 (| a1|2) はポート 1 の入射電力を表し、(| b1|2) はこのポートからの反射電力を表します。同じ関係がポート 2