デザイン例

デザイン例とは、インテル® FPGA 製品の使用開始を支援する HDL コードサンプルです。すべての例は、独自のデザインの出発点として利用可能であり、一部の例は特定の開発キット向けにカスタマイズされています。すぐに使い始めることが可能なデザイン例を活用することで、デザインの問題を効率的に解決することができます。これらの例を利用して、システム設計で使用するための個別ビルディング・ブロックのインスタンスを作成しましょう。例えば、インテル® Stratix® FPGA、インテル® Arria® FPGA、インテル® Cyclone® FPGA ファミリーをターゲットにした外部メモリー・コントローラー・アプリケーションのバリエーションなどがあります。デザイン例はほかにも、アプリケーション・ノートおよびユーザーガイドの中に用意されています。

SoC デザイン例は、すぐに使用可能なハードウェアおよびソフトウェア・プロジェクトであり、インテル® SoC FPGA の機能を評価および利用するための出発点として利用できます。

デザインエントリーおよびツールサンプルでは、デザインエントリーのプロセスを取り上げます。これには、基本ロジックブロックのインスタンス化、スクリプティング、ゲートレベルのタイミング・シミュレーション・ツール、およびデバッグのサンプルが含まれます。インテル® Quartus® Prime 開発ソフトウェア・ファンクションのサンプルも利用可能です。さまざまなデザインエントリー手法の詳細については、インテル® Quartus® Prime 開発ソフトウェアのヘルプファイルを参照してください。

インテル® MAX® 10 FPGA ファミリーおよびその開発キットをターゲットにしたデザインは、新しい Design Store で入手可能です。

デザイン例
対象デバイス サポート対象の開発キット Qsys 対応 Quartus® II バージョン
Cyclone® III
Nios® II エンベデッド評価キット (NEEK)、Cyclone® III エディション - 10.0

デザイン例

対象デバイス

サポート対象の開発キット

Qsys 対応

Quartus® II バージョン

- - - 9.1
- - - -
- - - 9.1
- - - 7.1
- - - -
- - - -
Cyclone® III、Stratix® II 
Nios® II エンベデッド評価キット (NEEK)、Cyclone® III エディション、Altera エンベデッド・システム開発キット、Cyclone® III エディション、Nios® II 開発キット、Stratix® II エディション - 9.0

Nios® II: C2H マンデルブロ

Cyclone® III

Nios® II エンベデッド評価キット (NEEK)、Cyclone® III エディション、Altera エンベデッド・システム開発キット、Cyclone® III エディション

-

8.1

- - - -

Stratix® II、Cyclone® II

- - 9.0
- - - -
- - - 7.2
- - - -
デザイン例
対象デバイス サポート対象の開発キット Qsys 対応 Quartus® II バージョン
- - - 7.2
- - - -

インテルの SoC シリーズは、ハードウェア性能、低電力消費、フォームファクター、そしてコストのバランスが優れています。SoC には多くのハード Intellectual Property (IP) ブロックが統合されているため、全体的なシステム費用、消費電力、設計時間を節約できます。

ここに示すデザイン例は、以下の開発キットをターゲットとしています。

各デザイン例には、デザイン・アーカイブ・ファイルと readme ファイルが付属しています。デザインアーカイブのインポート、設計ソフトウェアのコンパイル、実行可能ファイルの実行といった手順や、想定されるターミナル出力は、各デザインの readme ファイルに記載されています。

デザイン例はほかにも、SoC RTOS および HWLIB のサポートページと、Rocketboards に用意されています。

表 1: SoC デザイン例

デザイン例 詳細 ファイル / Webページ Readme ファイル
SDMMC GSRD The Golden System Reference Design (GSRD) provides essential hardware and software system components that can be used as a starting point for various custom user designs. User Manual Arria 10 -
QSPI GSRD

Example

Arria 10

-
SGMI GSRD Release Notes Arria 10 -
NAND GSRD 近日公開 近日公開
Remote Update This project provides an example on how the user can remotely update the hardware and software running on an Altera Arria 10 SoC through a web interface.

Example

Arria 10

-
Remote Debug This example explains how to perform remote system debugging with the System-Level Debugging (SLD) tools.

Example

Arria 10

-
HPS-to-FPGA Bridges This design example exercises the memory mapped interfaces of the hard processor system (HPS) exposed to the FPGA fabric. The design performs memory tests by writing and reading the HPS memory using various ports of the HPS and measures the performance of the data movements.

Example

Readme-A10

Readme-CV

PCIe Root Port This reference design demonstrates a PCIe root port running on an Arria 10 SoC Development Kit connected to either a Cyclone V GT FPGA Development Kit PCIe end point or a generally available Intel PCIe Ethernet adapter card end point. It is also applicable on Cyclone V SoC Development Kit and Arria V SoC Development Kit.

Example

Arria 10

Arria V

Cyclone V

-
Secure Boot This document provides methods and design examples for implementing an Arria 10 SoC secure boot system using tools from the SoC Embedded Design Suite (SoC EDS) to secure the second-stage boot loader image.

Example

Arria 10

-
HPS DMA This HWLIB design example demonstrates how the DMA APIs are used to initialize the DMA, perform memory to memory transfers, and zero to memory transfers.

Example-AV
Example-CV
Example-A10

Readme-AV
Readme-CV
Readme-A10

Error correction code This HWLIB design example demonstrates the error correction code (ECC) APIs features for on-chip RAM, SD/MMC, quad serial peripheral interface (SPI), DMA and L2 cache. The example shows how to setup and enable ECC for each RAM, inject single/double bit errors and setup the interrupts for single/double bit error detections.

Example-AV
Example-CV
Example-A10

Readme-AV
Readme-CV
Readme-A10

GPIO This HWLIB design example demonstrates the usage of general-purpose input/output (GPIO) APIs to setup GPIO as output ports to drive HPS LEDs, and to setup GPIO as input ports for HPS push buttons. Example-AV
Example-CV
Example-A10
Readme-AV
Readme-CV
Readme-A10
I2C This HWLIB design example demonstrates the usage of I2C APIs to perform master read/write and slave read/write. This example demonstrates I2C communication with LCD screen, EEPROM memory as well as communication between two I2C modules. Example-AV
Example-CV
Example-A10
Readme-AV
Readme-CV
Readme-A10
Quad SPI This HWLIB design example demonstrates the usage of quad SPI APIs to perform reading and writing to the quad SPI with generic block I/O functions, perform data transactions using indirect mode and DMA mode. The example also demonstrates additional API features such as setting up MMU and caches. Example-AV
Example-CV
Readme-AV
Readme-CV
SD/MMC This HWLIB design example demonstrates the usage of SD/MMC APIs to initialize SD/MMC card, read and write using block I/O functions. Example-AV
Example-CV
Readme-AV
Readme-CV
Timer This HWLIB design example demonstrates how to use the Timer APIs for free-running timer, one-shot timer, watchdog timer, and global timer measurements. Example-AV
Example-CV
Example-A10
Readme-AV
Readme-CV
Readme-A10
Unhosted This HWLIB design example shows how to use UART for printf output instead of semihosting. It also demonstrates how to boot a bare-metal program from a SD card. Example-AV
Example-CV

Readme-AV
Readme-CV

SPI This HWLIB design example demonstrates the usage of the SPI APIs to communicate between two SPI modules connected through the FPGA fabric.

Example-AV
Example-CV
Example-A10

Readme-AV
Readme-CV
Readme-A10
HPS Peripheral Mapping to FPGA This design example shows how to route the hard processor system (HPS) EMAC and I2C peripherals into the FPGA fabric and connect them to FPGA I/O. Example Readme
Power Optimization This HWLIB design example illustrates the use of WFI or WFE calls that put the calling processor core into clock gating mode to save power. Example Readme
Shared Memory Partition  This design examples illustrates how to configure and test the memory protection rules for the hard processor system (HPS) SDRAM Controller. Example Readme

 

関連リンク

その他のリソース

 

インテルのデザイン例は、インテル® Quartus® Prime または Quartus® II 開発ソフトウェアの有効なライセンスをお持ちのインテル® FPGA デバイス / ツール登録ユーザーの方を対象としています。インテル® Quartus® Prime または Quartus® II 開発ソフトウェアを購入するには、eStore を参照するか、最寄りの販売代理店にお問い合わせください。

 

デザイン例免責条項

これらのデザイン例は、Intel Corporation 製デバイスにおいてのみ使用することができ、知的財産権その他の権利はインテルに帰属します。本資料は、現状のまま、お客様の便宜をはかることのみを目的としております。したがって、商品性の保証、権利の非侵害、または特定目的への適合性を含め、またそれらに限らず、(明示的、暗示的、または法令の定めの有無を問わず)、いかなる保障、表明、または保証も一切いたしておりません。インテルは、これらのサンプルがインテルによって提供される以外の他社製品との組み合わせで使用されることを、明示的に、推奨、提案、要求しません。