ハイブリッド・メモリー・キューブ

Generation 10 デバイスによる HMC の量産サポート

インテル® Stratix® 10 または インテル® Arria® 10 デバイスを利用したハイブリッド・メモリー・キューブは、従来の DRAM テクノロジーを使用したソリューションにはない大きな利点をもたらすため、次世代高性能コンピューティング、防衛、および有線通信アプリケーションに最適なソリューションになります。

インテルの Generation 10 HMC ソリューションは、従来の SDRAM テクノロジーに基づくソリューションにはない大きな利点を提供することを約束します。

インテル® Arria® 10 デバイス

  • TSMC 20 nm プロセス
  • 現行のハイエンドデバイスを 15 % 上回る性能
  • 40 % 低いミッドレンジの消費電力
  • 最大 96 本のトランシーバー・チャネル
  • 28 Gbps のチップ間接続
  • プロセッサー・システムを 1.9 倍改善

インテル® Stratix® 10 デバイス

  • インテルの 14 nm トライゲート・プロセス
  • 性能が 2 倍に向上
  • 70 % 低い消費電力
  • 144 本のトランシーバー・チャネル
  • 32 Gbps のチップ間接続
  • ARM* 製クアッドコア A53 プロセッサー
  • SRAM、DRAM、および ASIC を集積するための 3D 機能

ビデオ: インテル® Arria® 10 FPGA ハイブリッド・メモリー・キューブのデモ

高い性能を発揮する、低リスクの柔軟なソリューション

インテルは、すぐ量産に使える HMC コントローラー IP コアと、10/12.5/15 Gbps のデータレートをサポートするインテル® Arria® 10 FPGA により、HMC テクノロジーを先導します。15 Gbps のハイブリッド・メモリー・キューブ・コントローラー IP のサポートについては、インテル® FPGA 販売代理店にお問い合わせください。

ホワイトペーパーAddressing Next-Generation Memory Requirements Using Altera FPGAs and HMC Technology (Altera FPGA と HMC テクノロジーを使用した次世代のメモリー要件への対応)』(英語) を読み、シリアル・メモリー・ソリューションを使用してメモリー利用の障壁を解消する利点をご確認ください。

Stratix® V FPGA および HMC デモ

Stratix® V FPGA とマイクロン社のハイブリッド・メモリー・キューブ (HMC) の相互接続性の実証に成功したことにより、システム設計者は今すぐこの革新的なテクノロジーの活用モデルの調査を開始できます。HMC は従来のメモリー・テクノロジーの限界を打ち破るものとして長く待ち望まれた回答であり、現行テクノロジーより消費電力を 70 %、スペースを 90 % 削減しながら最大 15 倍の帯域幅をもたらします。システム設計者は、インテル® FPGA の Generation 10 ポートフォリオによる量産サポートを利用できるという確信を持ちながら、今すぐ HMC の利点を評価し始めることができます。

インテルとMicron 社による、FPGA - ハイブリッド・メモリー・キューブ (HMC) 相互接続性デモ

ハイブリッド・メモリー・キューブのデモ・プラットフォーム

ハードウェア

インテル: Stratix® V 5SGXA3 FPGA

  • 各 FPGA と HMC を接続する x16 full-width トランシーバー・リンク
  • ボード上に 4 つの FPGA

マイクロン社: HMC デバイス

  • 分離した 4 本の x16 ワイド・トランシーバー・リンク
  • 各 FPGA に 1 本の x16 リンク

相互接続性コンフィグレーションのセットアップ

トランシーバー・データ・レート = 10 Gbps
データパケット、16 B、32 B、64 B、および 128 B データパケット (2 の累乗のペイロードスキーム)
4 本の HMC リンクを使用

ハイブリッド・メモリー・キューブについて

ハイブリッド・メモリー・キューブ (HMC) は、システム設計者が直面する主な課題のいくつかに対処することを約束する革新的な次世代 DRAM テクノロジーです。HMC は、3D シリコン貫通ビア (TSV) テクノロジーによって最良のロジックと DRAM プロセスを単一のヘテロジニアス・パッケージに結合し、複数の DRAM レイヤーをベース・ロジック・レイヤー上に積層します。DRAM レイヤーはデータのみを処理する一方、ロジックレイヤーは HMC 内部のすべての制御を処理します。HMC テクノロジーの規格は、ハイブリッド・メモリー・キューブ・コンソーシアム (HMCC) が規定してきました。インテルはコンソーシアムの主導的なメンバーの 1 社であり、マイクロン・テクノロジー社と協力して HMC インターフェイスの規格を規定するとともに、システムレベルの相互接続性テストを実施してきました。HMC 規格は 2013 年 4 月にコンソーシアムによって承認されました。

HMC は、最大 4 つのシリアル・リンクをサポートするトランシーバー・ベースのインターフェイスを使用します。各リンクは 16 本の全二重トランシーバー・チャネルを使用して構築されるため、インターフェイス当たりの最大チャネル数は合計 64 チャネルになります。各リンクは 10、12.5、15 Gbps の範囲のデータ・レートで動作できるため、送受合計のインタフェース帯域幅は最大 1 Tbps になります (効率100 %とした場合の理論値)。

†テストは、特定システムでの特定テストにおけるコンポーネントのパフォーマンスを測定しています。ハードウェア、ソフトウェア、システム構成などの違いにより、実際の性能は掲載された性能テストや評価とは異なる場合があります。購入を検討される場合は、ほかの情報も参考にして、パフォーマンスを総合的に評価することをお勧めします。性能やベンチマーク結果について、さらに詳しい情報をお知りになりたい場合は、www.intel.com/benchmarks (英語) を参照してください。