通信テストおよびモニター装置は、ワイヤライン、ワイヤレス、オプティカル、および通信市場セグメントにおける各種製品で構成されています。 これらの製品には、ネットワーク/プロトコル・アナライザ、スペクトル・アナライザー、ビット・エラー・レート・テスター (BERT)、VoIP (voice over Internet protocol) テスター、SONET/SDH テスターなどが含まれています。

通信テスト製品の設計には、以下の 2 項目に対する取り組みが必要です。

  1. PCI Express* や 10ギガビット・イーサネット (10GbE) など、さまざまな標準規格をサポートする必要性は、装置メーカーよりはるかに高くなっている
  2. 新しく登場する規格、新しい特徴、および新しい機能をサポートする製品をアップグレードする圧力が絶えずかかる

その結果、設計者はテスター装置をアップグレードし、寿命を延長する柔軟性を提供するプログラマブル・ソリューションを必要とします。 プログラマビリティーはビジネスおよびデザインの必要条件です。FPGA のプログラマビィリティーにより、これらのソリューションは通信テスター装置にとって理想的なソリューションとなります。

図 1 にマルチポート・ネットワーク/プロトコル・アナライザーで、インテル® FPGA および IP (Intellectual Property) ファンクションを使用する様子を示します。 標準的なテスター・ライン・カードには、ジェネレーター、フレーマー/MAC (Media Acess Control)、およびアナライザーの 3つの主要ファンクション・ブロックがあります。ジェネレーターはテストパターンを生成し、このテストパターンはフレーミングのためにフレーマーに送られ、次にテスト対象デバイス(DUT) に送られます。データが DUT から返されると、フレーマーはそのデータをビット・エラー・テスト、ヒストグラム、およびその他の各種テスト手順のためにアナライザーに送信します。

図 1. マルチポート・ネットワーク/プロトコル・アナライザー

主なシステム・アーキテクチャー変数

  • ラインカードあたりのポート数
  • 消費電力(ボードあたりの全消費電力: 最大 50~60 W)
  • 各種ネットワーク・プロトコル(イーサネット、ギガビット・イーサネット、オプティカルなど)に対応する複数のポート
  • ソフトウェア/ハードウェア分割(レイヤ 1 ~ 7)

ソリューション

Stratix®Arria®Cyclone® シリーズ FPGA の機能豊富なアーキテクチャーは、通信テスター装置の製造ニーズに対して卓越したソリューションを提供します。これらのプログラマブル・デバイス・ファミリーは、システム設計者にその他のデバイス・ソリューションでは得られない柔軟性、性能、統合、およびデザインリソースを提供します。 これらのデバイスは、インテルの豊富な IP コアのポートフォリオと併せて、設計者に次世代の通信テスター装置用の業界最先端開発ソリューションを提供します。

Stratix® シリーズ FPGA は、ブロックベースのデザインを加速する高性能アーキテクチャーを使用して、システム性能を最大限に高めます。 Stratix® リーズ FPGAには、最大 1,087Kの等価ロジックエレメント(LE)、最大 50 M ビットのエンベデッド・メモリー、最大 3,600 の 18 x 18 乗算器付き可変精度デジタル信号処理 (DSP) ブロック、および最も人気の高いインターフェイス規格用の柔軟な I/O が含まれています。

Stratix® シリーズ FPGA は、PCI Express* 3.0、2.0 および 1.1 バージョンなどの複数のシリアルプロトコルに必要な精度を持ち、最大 28 Gbps をサポートするトランシーバーと、最大 12.5 Gbps をサポートする最大 66 本の全二重通信が可能なトランシーバー・チャネルを備えています。トランシーバーを搭載しているため、通信テスタ製品に対するコスト効果およびボードスペース効率の両方で高いソリューションを提供します。Stratix® シリーズFPGAは、Stratix® シリーズ・デバイス・アーキテクチャー上に構築され、入力および出力データ処理機能(フレーミング、ビット・エラー・レート・テスト、およびクロック信号の同期化など)に必要なエンベデッド・メモリーおよび LE リソースを備えています。

Arria® FPGA シリーズには、デュアルコア ARM* Cortex*-A9 MPCore* エンベデッド・プロセッサーなど、独自のイノベーションが導入されています。この HPS には、ハード化した豊富なペリフェラル群、消費電力が最小の 6.5536 Gbps および 10.3125 Gbps トランシーバー、ハード化したメモリー・インターフェイスのほか、再設計したアダプティブ・ロジック・モジュール (ALM)、可変精度 DSP ブロック、分散メモリーブロック、新しい M10K エンベデッド・メモリー・ブロック、フラクショナル・クロック合成 PLL (Phase-Locked Loop) からなる、消費電力に最適化したコア・アーキテクチャーが導入されています。

低コストの Cyclonn® シリーズ FPGA は、低いポート単価が必要なアプリケーションに最適です。Cyclone® シリーズ FPGAは、10/100 イーサネット MAC コントローラー・コアなどのインテル® FPGA IP コアと併用して、デザイン時間を短縮することができます。 また、Nios® II エンベデッド・プロセッサー は、システム内の制御機能のいくつかを実行するのに使用できます。 各種ディスクリート・デバイスを 1 個の Cyclone® デバイスに統合することにより、ボード上の部品点数が減少し、デザインコストが削減され、デザイン時間も短縮されます。Cyclone® デバイスは、高効率なデバイス・アーキテクチャーを備えており、コスト要求が厳しい通信用テスト製品の性能および価格要件に適合します。 低コスト Cyclone® デバイスをインテル® FPGA IP コアと組み合わせて使用することにより、開発サイクルを短縮して、迅速な「time-to-market」およびコストの大幅な節約を実現できます。

インテルは、テスター装置で利用できる各種 IP コアを提供しています。SFI、SPI3、SPI4.x、SGMII、および XAUI などの高速チップ間インターフェイス、および DDR3、RLDRAM II などのメモリー・インターフェイスを、インテル® FPGA IP ウェブサイトからダウンロードできます。

表 1. Intellectual Property (IP)、開発キット、リファレンス・デザイン

エンベデッド・プロセッサー
インターフェイスおよびペリフェラル