今日の最新レーダーシステムでは、アクティブ電子走査アレイ (AESA) が最も一般的なアーキテクチャーです。今後は、デジタル・フェーズド・アレイや地上移動標的表示器 (GMTI) を搭載した合成開口レーダー (SAR) などの次世代レーダー・アーキテクチャーが新たなテクノロジーの主流となることが予想されます。これを実現するにあたっては、多様要件として求められる高性能データ処理、超広帯域幅、高ダイナミック・レンジ、アダプティブ・システムなどのパラメーターが多くのシステム設計に共通する課題となります。

これらの課題に取り組む上で FPGA は理想的であり、場合によっては必須の条件となります。
図 1 に示す AESA アーキテクチャーでは、FPGA が必要な段階、および FPGA が処理上において大きな優位性をもたらす段階を特定できます。 

可変精度デジタル信号処理 (DSP) を搭載したインテル® Stratix® FPGA による浮動小数点テクノロジーを使用することにより、設計者はデザインの各段階で必要とされる精度を決定できます。消費電力を低減しつつ、ロジックリソースおよび DSP リソースを効率的に使用できます。

 

図 1.AESA のアーキテクチャー

インテルの 28nm Stratix® V FPGA は、レーダーおよび高度センサー技術固有のデザイン要件に対応することができます。Stratix® V FPGA は、825 Gbps の全二重シリアル・トランシーバー帯域幅、豊富な DSP、優れたシグナル・インテグリティー、拡張性に優れたエンベデッド処理ブロック、最大 950K ロジックエレメント (LE) のロジック集積度を提供し、防衛センサーデザインに真の SoC (System On Chip) の可能性をもたらします。 

インテルの次世代 インテル® Arria® 10 および インテル® Stratix® 10 デバイスでは、豊富な DSP にハード浮動小数点 IEEE-754 単精度 DSP ブロックが追加されます。そのため、インテル® Arria® 10 では最大 1.5 TFLOPS、インテル® Stratix® 10 では最大 10 TFLOPS が実現されます。これらのブロックの推論には OpenCL*、DSP Builder for インテル® FPGA、その他のインテル® FPGA IP (Intellectual Property) を使用します。 

開発期間を短縮するため、インテルは IP コア、リファレンス・デザイン、開発キット、およびシステム・レベル・デザイン・ツールでシリコン・ソリューションを補完しています。個別のレーダー・リファレンス・デザインおよびレーダー・アプリケーション・サポートについては、mil@altera.com までお問い合わせください。

関連リンク

タイトル 概要
MathWorks 社との合同オンラインセミナー(英語版) Mathworks MATLAB および Simulink* を使用して、レーダー・アプリケーション開発における浮動小数点の課題を解決します。
"Floating-Point FPGAs for DSP Bring High Precision to Radar and EW Systems" FPGA に浮動小数点 DSP を使用して、消費電力とレイテンシーを低減しつつ高精度および高ダイナミック・レンジを実現します
"Signal processing approaches for electronic warfare and signals intelligence spark debate" COTS ボードを使用して開発期間を短縮します。高性能防衛機器デザインにおける FPGA、GPU、DSP の比較。
"Radar Processing: FPGAs or GPUs?"

汎用グラフィック処理ユニット (GP-GPU) が高レートのピーク FLOPS 値を提供する一方で、FPGA も現在では対等なレベルの浮動小数点処理を実現しています。さらに インテル® FPGA は現在、GPUと共に使用される主要なプログラミング言語である OpenCL* をサポートしています。