Cyclone® V SoC は、強力なデュアルコア ARM® Cortex™-A9 MPCore プロセッサを中心に、豊富なペリフェラルとハード化されたメモリ・コントローラを搭載しています。最大 110K LE (ロジック・エレメント) の FPGA ファブリックは、100 Gbps を超える高速インタコネクト・バックボーンを介してハード・プロセッサ・システム (HPS) に接続されています。

Cyclone V SoC のアーキテクチャ

表 1. Cyclone V SoC ファミリのハード・プロセッサ・システム (HPS) の概要

デバイス すべての Cyclone V SoC デバイス (SE、SX、ST)
CPU コア

シングル/デュアルコア ARM Cortex™-A9 MPCore™ プロセッサ (ARM CoreSight™ デバッグおよびトレース・テクノロジ搭載)

  • CPU クロック・レート:925 MHz (-C6 スピード・グレード)
  • CPU クロック・レート:800 MHz (-C7、-I7 スピード・グレード)
  • CPU クロック・レート:700 MHz (-A7 スピード・グレード)
  • CPU クロック・レート:600 MHz (-C8 スピード・グレード)
コプロセッサ プロセッサごとに VFP v3 倍精度浮動小数点ユニットを搭載した ARM Neon™ メディア処理エンジン、スヌープ制御ユニット (SCU)、アクセラレータ・コヒーレンシ・ポート (ACP)
レイヤ 1 キャッシュ 32 KB L1 命令キャッシュ、32 KB L1 データ・キャッシュ
レイヤ 2 キャッシュ 512 KB 共有 L2 キャッシュ
オンチップ・メモリ 64 KB オンチップ RAM、64 KB オンチップ ROM
HPS ハード・メモリ・コントローラ

DDR2、DDR3、DDR3L、LPDDR2、およびオプションの誤り訂正コード (ECC) をサポートしたマルチポート SDRAM コントローラ
400 MHz/800 Mbps 外部メモリ・インタフェース
ユーザーによるコンフィギュレーションが可能なメモリ幅 (8、16、16+ECC、32、32+EEC)
内蔵メモリ保護ユニットによる最大 4 GB のアドレス範囲

QSPI フラッシュ・コントローラ

SPIx1、SPIx2、または SPIx4 (4 線式 SPI) シリアル NOR フラッシュ・デバイスをサポート
最大 4 つのチップ・セレクト

SD/SDIO/MMC コントローラ SD、eSD、SDIO、eSDIO、MMC、eMMC、および CE-ATA をサポート (DMA 内蔵)
NAND フラッシュ・コントローラ

8 ビット ONFI 1.0 NAND フラッシュ・デバイスをサポート
シングルレベル・セル (SLC) およびマルチレベル・セル (MLC) デバイス用プログラマブル・ハードウェア ECC

イーサネット・メディア・アクセス・コントローラ (EMAC) 2 個の 10/100/1000 EMAC (RGMII 外部 PHY インタフェースおよび DMA 内蔵)
USB On-The-Go (OTG) コントローラ 2 個の USB 2.0 OTG コントローラ (ULPI 外部 PHY インタフェースおよび DMA 内蔵)
UART コントローラ 2 個の 16550 互換 UART
シリアル・ペリフェラル・インタフェース (SPI) コントローラ

2 個の SPI マスタ
2 個の SPI スレーブ

I2C コントローラ 4 x I2C
CAN コントローラ 2 x CAN
プロトコル仕様 2.0 (A および B)
汎用 I/O (GPIO) デジタル・デバウンスおよびコンフィギュレーション可能な割り込みモードを備えた最大 71 個の GPIO および 14 個の入力専用ピン
DMA コントローラ

8 チャネル DMA
31 個のペリフェラル・ハンドシェイク・インタフェースによるフロー制御をサポート

タイマ

各プロセッサ専用のインターバル・タイマおよびウォッチドッグ・タイマ
プロセッサ・サブシステム用グローバル・タイマ
4 個の汎用タイマ
2 個のウォッチドッグ・タイマ

最大 HPS I/O 数 181
HPS PLL (Phase-Locked Loop) 数 3
 

表2. Cyclone V SoC デバイスのタイプ

タイプ 説明
Cyclone V SE SoC 最小のシステム・コストと消費電力に最適化されており、広範な汎用ロジックおよびデジタル信号処理 (DSP) アプリケーションに最適
Cyclone V SX SoC 最小のコストと消費電力に最適化されており、614 Mbps ~ 3.125 Gbps トランシーバおよび PCIe 対応アプリケーションに最適
Cyclone V ST SoC FPGA 業界最小のコストと消費電力で、6.144 Gbps トランシーバおよび PCIe 対応アプリケーションに最適 (1)

注: 1.Cyclone V ST SoC は、6.144 Gbps CPRI (Common Public Radio Interface) プロトコルをサポートしています。

表 3. Cyclone V SE SoC ファミリの概要

デバイス 5CSEA2 5CSEA4 5CSEA5 5CSEA6
プロセッサ・コア (ARM Cortex-A9 MPCore) シングル/デュアル シングル/デュアル シングル/デュアル シングル/デュアル
ロジック・エレメント (LE) 数 (K) 25 40 85 110
アダプティブ・ロジック・モジュール (ALM) 9,434 15,094 32,075 41,509
M10K メモリ・ブロック 140 270 397 557
M10K メモリ (Kb) 1,400 2,700 3,970 5,570
MLAB (Kb) 138 231 480 621
18x19 乗算器 72 168 174 224
可変精度 DSP ブロック数(1) 36 84 87 112
最大 HPS I/O 数 181 181 181 181
最大 FPGA ユーザー I/O 数 145 145 288 288
最大 FPGA LVDS 数 69 69 144 144
HPS PLL 数 3 3 3 3
FPGA fPLL 数 5 5 6 6
HPS ハード・メモリ・コントローラ数 1 1 1 1
FPGA ハード・メモリ・コントローラ数 1 1 1 1

注:

1. DSP ブロックには 3 個の 9x9 乗算器、2 個の 18x19 乗算器、および 1 個の 27x27 乗算器が含まれます。その他のモードも提供可能です。

表 4. Cyclone V SE SoC デバイス・パッケージおよび最大ユーザー I/O 数

デバイス/パッケージ 
(mm x mm)
U484 U672 F896
0.8 mm 
19 x 19
0.8 mm 
23 x 23
1.0 mm 
31 x 31
FPGA I/O 数 HPS I/O 数 FPGA I/O 数 HPS I/O 数 FPGA I/O 数 HPS I/O 数
5CSEA2 66 161 145 181 - -
5CSEA4 66 161 145 181 - -
5CSEA5 66 161 145 181 288 181
5CSEA6 66 161 145 181 288 181

表 5. Cyclone V SX SoC ファミリの概要

デバイス 5CSXC2 5CSXC4 5CSXC5 5CSXC6
プロセッサ・コア (ARM Cortex-A9 MPCore)
デュアル
デュアル
デュアル
デュアル
ロジック・エレメント (LE) 数 (K)
25
40
85
110
ALM
9,434
15,094
32,075
41,509
M10K メモリ・ブロック
140
270
397
557
M10K メモリ (Kb)
1,400
2,700
3,970
5,570
MLAB (Kb)
138
231
480
621
18x19 乗算器数
72
168
174
224
可変精度 DSP ブロック数 (1)
36
84
87
112
最大トランシーバ数
6
6
9
9
PCI Express® (PCIe®) ハード IP ブロック数
2
2
2 (2)
2 (2)
最大 HPS I/O 数
181
181
181
181
最大 FPGA ユーザー I/O 数
145
145
288
288
最大 FPGA LVDS 数
69
69
144
144
HPS PLL 数
3
3
3
3
FPGA fPLL 数
5
5
6
6
HPS ハード・メモリ・コントローラ数
1
1
1
1
FPGA ハード・メモリ・コントローラ数
1
1
1
1

注:

1. DSP ブロックには 3 個の 9x9 乗算器、2 個の 18x19 乗算器、および 1 個の 27x27 乗算器が含まれます。その他のモードも提供可能です。
2. U672パッケージ内にはPCIeハードIPブロックが1つです。

表 6. Cyclone V SX SoC デバイス・パッケージおよび最大ユーザー I/O 数

デバイス/パッケージ
(mm x mm)
U672 F896
0.8 mm
23 x 23
1.0 mm
31 x 31
FPGA I/O 数 HPS I/O 数 トランシーバ数 FPGA I/O 数  HPS I/O 数 トランシーバ数
5CSXC2

145

181

6

-

-

-

5CSXC4

145

181

6

-

-

-

5CSXC5

145

181

6

288

181

9

5CSXC6

145

181

6

288

181

9

表 7. Cyclone V ST SoC ファミリの概要

デバイス 5CSTD5 5CSTD6
プロセッサ・コア (ARM Cortex-A9 MPCore)
デュアル
デュアル
ロジック・エレメント (LE) 数 (K)
85
110
ALM
32,075
41,509
M10K メモリ・ブロック
397
557
M10K メモリ (Kb)
3,970
5,570
MLAB (Kb)
480
621
18x 19 乗算器数
174
224
可変精度 DSP ブロック数 (1)
87
112
最大トランシーバ数
9
9
PCIe ハード IP ブロック数
2
2
最大 HPS I/O 数
181
181
最大 FPGA ユーザー I/O 数
288
288
最大 FPGA LVDS 数
144
144
HPS PLL 数
3
3
FPGA fPLL 数
6
6
HPS ハード・メモリ・コントローラ数
1
1
FPGA ハード・メモリ・コントローラ数
1
1

注:

1. DSP ブロックには 3 個の 9x9 乗算器、2 個の 18x19 乗算器、および 1 個の 27x27 乗算器が含まれます。その他のモードも提供可能です。

表 8. Cyclone V ST SoC デバイス・パッケージおよび最大ユーザー I/O 数

デバイス/パッケージ
(mm x mm)
F896
1.0 mm
31 x 31
FPGA I/O 数 HPS I/O 数 トランシーバ数
5CSTD5
288

181

9

5CSTD6
288

181

9

表 9. 温度範囲のサポート

デバイス
パッケージ スピード・グレード
Cyclone V SE
U484, U672, F896
C6, C7, C8, I7, A7
Cyclone V SX
U672, F896
C6, C7, C8, I7, A7
Cyclone V ST
F896
I7