28nm Arria® V SoC ファミリーは、リモート無線ユニット、10G/40G ラインカード、映像スタジオ・ミキサーなどのミッドレンジ・アプリケーションに必要な、業界で最も低い消費電力と最高のバンド幅の FPGA を提供します。下表に、Arria V SoC ファミリーの概要とパッケージの種類を示します。

Arria V SoC のアーキテクチャ

表 1. Arria V SoC ファミリのハード・プロセッサ・システム (HPS) の概要

デバイス すべての Arria V SoC デバイス (SX、ST)
プロセッサ

デュアルコア ARM Cortex™-A9 MPCore™ プロセッサ (ARM CoreSight™ デバッグおよびトレース・テクノロジ搭載)

  • 1.05 GHz CPU クロック・レート (-I3 スピード・グレード)
  • 925 MHz CPU クロック・レート ( -C4 スピード・グレード)
  • 800 MHz CPU クロック・レート ( -C5, -I5 スピード・グレード)
  • 700 MHz CPU クロック・レート ( -C6 スピード・グレード)
コプロセッサ プロセッサごとに VFP v3 倍精度浮動小数点ユニットを搭載した ARM Neon™ メディア処理エンジン、スヌープ制御ユニット (SCU)、アクセラレータ・コヒーレンシ・ポート (ACP)
レイヤ 1 キャッシュ 32KB L1 命令キャッシュ、32KB L1 データ・キャッシュ
レイヤ 2 キャッシュ 512KB 共有 L2 キャッシュ
オンチップ・メモリ 64KB オンチップ RAM、64KB オンチップ ROM
HPS ハード・メモリ・コントローラ

DDR2、DDR3、DDR3L、LPDDR2、およびオプションの誤り訂正コード (ECC) をサポートしたマルチポート SDRAM コントローラ
533MHz/1066Mbps 外部メモリ・インタフェース
ユーザーによるコンフィギュレーションが可能なメモリ幅 (8、16、16+ECC、32、32+EEC)
内蔵メモリ保護ユニットによる最大 4GB のアドレス範囲

QSPI フラッシュ・コントローラ

SPIx1、SPIx2、または SPIx4 (4 線式 SPI) シリアル NOR フラッシュ・デバイスをサポート
最大 4 つのチップ・セレクト

SD/SDIO/MMC コントローラ

SD、eSD、SDIO、eSDIO、MMC、eMMC、および CE-ATA をサポート (DMA 内蔵)

NAND フラッシュ・コントローラ

8 ビット ONFI 1.0 NAND フラッシュ・デバイスをサポート
シングルレベル・セル (SLC) およびマルチレベル・セル (MLC) デバイス用プログラマブル・ハードウェア ECC

イーサネット・メディア・アクセス・コントローラ (EMAC) 2 個の 10/100/1000 EMAC (RGMII 外部 PHY インタフェースおよび DMA 内蔵)
USB On-The-Go (OTG) コントローラ 2 個の USB 2.0 OTG コントローラ (ULPI 外部 PHY インタフェースおよび DMA 内蔵)
UART コントローラ 2 個の 16550 互換 UART
シリアル・ペリフェラル・インタフェース (SPI) コントローラ

2 個の SPI マスタ
2 個の SPI スレーブ

I2C コントローラ 4 x I2C
汎用 I/O (GPIO) デジタル・デバウンスおよびコンフィギュレーション可能な割り込みモードを備えた最大 71 個の GPIO および 14 個の入力専用ピン
DMA コントローラ

8 チャネル DMA
31 個のペリフェラル・ハンドシェイク・インタフェースによるフロー制御をサポート

タイマ

各プロセッサ専用のインターバル・タイマおよびウォッチドッグ・タイマ
プロセッサ・サブシステム用グローバル・タイマ
4 個の汎用タイマ
2 個のウォッチドッグ・タイマ

最大 HPS I/O 数 208
HPS PLL (Phase-Locked Loop) 数 3

表 2. Arria V SoC ファミリ・タイプの概要

タイプ 説明
Arria V ST SoC ARM ベース HPS および 10.3125Gbps トランシーバを内蔵した SoC
Arria V SX SoC ARM ベース HPS および 6.5536Gbps バックプレーン・トランシーバを内蔵した SoC

表 3. Arria V SX SoC ファミリの概要

デバイス 5ASXB3 5ASXB5
プロセッサ・コア (ARM Cortex-A9 MPCore) デュアル

 

デュアル

 

ロジック・エレメント (LE) 数 (K) 350,000

 

462,000

 

アダプティブ・ロジック・モジュール (ALM) 132,075

 

174,340

 

M10K メモリ・ブロック 1,729

 

2,282

 

M10K メモリ (Kb) 17,290

 

22,820

 

MLAB (Kb) 2,014

 

2,658

 

18x19 乗算器 1,618

 

2,180

 

可変精度デジタル信号処理 (DSP) ブロック数 (1) 809

 

1,090

 

最大トランシーバ数 (6.5536Gbps) 30

 

30

 

PCI Express® (PCIe®) ハード IP (Intellectual Property) ブロック数 2

 

2

 

最大 HPS I/O 数 208

 

208

 

最大 FPGA ユーザー I/O 数 540

 

540

 

最大 FPGA LVDS 数

256

 

256

 

HPS PLL 数 3

 

3

 

FPGA fPLL 数 14

 

14

 

HPS ハード・メモリ・コントローラ数

1

 

1

 

FPGA ハード・メモリ・コントローラ数 3

 

3

 

注:
1. DSP ブロックには 3 個の 9x9 乗算器、2 個の 18x19 乗算器、および 1 個の 27x27 乗算器が含まれます。その他のモードも提供可能です。  

 

表 4. Arria V SX SoC のパッケージの概要およびユーザー I/O ピン (FPGA I/O、HPS I/O ピン、トランシーバ)


デバイス/パッケージ
(mm x mm)
F896
F1152 F1517
1.0 mm
31 x 31
1.0 mm
35 x 35
1.0 mm
40 x 40
FPGA I/O 数 HPS I/O 数 最大 トランシーバ数 (6.5536Gbps) FPGA I/O 数 HPS I/O 数 最大 トランシーバ数 (6.5536Gbps) FPGA I/O 数 HPS I/O 数 最大 トランシーバ数 (6.5536Gbps)
5ASXB3 250

 

208

 

12

 

385

 

208

 

18

 

540

 

208

 

30

 

5ASXB5 250

 

208

 

12

 

385

 

208

 

18

 

540

 

208

 

30

 

表 5. Arria V ST SoC ファミリの概要

デバイス
5ASTD3 5ASTD5
プロセッサ・コア (ARM Cortex-A9 MPCore) デュアル
デュアル
ロジック・エレメント (LE) 数 (K)
350,000
462,000
ALM
132,075
174,340
M10K メモリ・ブロック
1,729
2,282

M10K メモリ (Kb)

17,290
22,820
MLAB (Kb)
2,014
2,658
18x19 乗算器
1,618
2,180
可変精度 DSP ブロック数 (1)
809
1,090
最大トランシーバ数 (6.5536 Gbps/10.3125 Gbps) (2, 3)
30/16
30/16

PCIe ハード IP ブロック

2
2
最大 HPS I/O 数
208
208
最大 FPGA ユーザー I/O 数
540
540
最大 FPGA LVDS 数
256
256

HPS PLL 数

3
3
FPGA fPLL 数
14
14
HPS ハード・メモリ・コントローラ数
1
1
FPGA ハード・メモリ・コントローラ数
3
3

注:
1. DSP ブロックには 3 個の 9x9 乗算器、2 個の 18x19 乗算器、および 1 個の 27x27 乗算器が含まれます。その他のモードも提供可能です。
2. 10Gbps トランシーバはチップ間接続専用です。
3. 3 個の 6.375Gbps トランシーバーを 1 セットとして、各セットを 2 個の 10Gbps トランシーバーとしてコンフィギュレーション可能です。ただし、PCIe ハード IP に最も近い 2 つのセットは例外であり、最大レートは 6.375Gbps となります。

表 6. Arria V ST SoC のパッケージの概要およびユーザー I/O ピン (I/O ピン、トランシーバ)


デバイス/パッケージ
(mm x mm)
F896
F1152 F1517
1.0 mm
31 x 31
1.0 mm
35 x 35
1.0 mm
40 x 40
FPGA I/O 数 HPS I/O 数 最大 トランシーバ数 (6.5536 Gbps/10,3125 Gbps)
FPGA I/O 数 HPS I/O 数 最大 トランシーバ数 (6.5536 Gbps/10,3125 Gbps)
FPGA I/O 数 HPS I/O 数 最大 トランシーバ数 (6.5536 Gbps/10,3125 Gbps)
5ASTD3 250

 

208

 

12/ 6

 

385

 

208

 

18/ 8

 

540

 

208

 

30/ 16

 

5ASTD5 250

 

208

 

12/ 6

 

385

 

208

 

18/ 8

 

540

 

208

 

30/ 16

 

注:
1. 3 個の 6.5536Gbps トランシーバーを 1 セットとして、各セットを 2 個の 10Gbps トランシーバーとしてコンフィギュレーション可能です。ただし、PCIe ハード IP に最も近い 2 つのセットは例外であり、最大レートは 6.5536Gbps となります。

 

表 7. 温度範囲のサポート

デバイス
パッケージ スピード・グレード
Arria V SX F896, F1152, F1517 C4, C5, C6, I3, I5
Arria V ST F896, F1152, F1517 I3, I5