Arria® SoC 10 ハード・プロセッサー・システム (HPS)

インテル® Arria® 10 SoC は、前世代の SoC とのソフトウェア互換性を確保しつつ、さらに高速化、セキュア化した第 2 世代のデュアルコア ARM* Cortex*-A9 MPCore* プロセッサーをベースにしたハード・プロセッサー・システム (HPS) を備えています。Arria® 10 SoC を使用すると、GHz クラスのプロセッサー、FPGA ロジック、およびデジタル信号処理 (DSP) 機能を、ユーザーによるカスタマイズが可能な 1 つのチップ上のシステムに統合することで、性能を高めながらボードサイズを削減することが可能です。Arria® 10 SoC は今までで最も広範な FPGA ロジック集積度の選択肢を提供します。これらの改善点により、次世代の通信、放送、およびコンピューティング/ストレージ装置に必要な性能、消費電力、およびセキュリティー要件に対処することができます。

  • 高速化:1.5 GHz ではプロセッサー性能が前世代より 50 % 以上向上し、消費電力を 30 % 削減します。
  • セキュア化:Arria® 10 SoC は、EC DSA (Elliptical Curve Digital Signature Authentication) に基づく認証、信頼のルートをサポートするためのレイヤー化された公開鍵インフラストラクチャー、AES (Advanced Encryption Standard)、および新しいアンチタンパー機能によってセキュアブートをサポートします。
  • アーキテクチャーの改善:Arria® 10 HPS は 3 つのイーサネット MAC コアと 256 KB のスクラッチ RAM を持ち、8 ビットおよび 16 ビットの NAND フラッシュデバイス、eMMC SD/SDIO/MMC カード、および 72 ビット DDR3/4 メモリーをサポートします。

Arria® SoC シリーズ 10 ハード・プロセッサー・システム

ハード・プロセッサー・システム (HPS) の機能

     

  • デュアルコア ARM* Cortex*-A9 MPCore プロセッサー・ユニット
    •  2.5 MIPS/MHz の命令効率
    • CPU 周波数は 1.2GHz、オーバードライブ経由では 1.5GHz
      • 1.5GHz でのトータルの動作性能は7500 MIPS
    • ARMv7-A アーキテクチャー
    • 32 ビットの ARM* 命令を実行
      • 16 ビットおよび 32 ビットのThumb命令によりメモリー・フットプリントを 30% 削減
      • 8 ビット Java バイトコードによる Jazelle* RCT 実行アーキテクチャー
      • ダイナミック分岐予測に対応したスーパースカラ、可変長、アウト・オブ・オーダー・パイプライン
    • ARM NEON* メディア処理エンジン
    • 単精度および倍精度浮動小数点演算ユニット
    • CoreSight* デバッグおよびプログラム・トレース・モジュール (PTM)
    • セキュリティー・アプリケーションのための TrustZone
    • スヌープ制御ユニット (SCU) およびアクセラレーター・コヒーレンシー・ポート (ACP)
  • キャッシュ
    •  L1 キャッシュ
      • 32KB 命令キャッシュ
      • 32KB L1 データキャッシュ
      • パリティ・チェッキング
    • L2 キャッシュ
      • 512KB 共有
      • 8 ウェイ・セット・アソシエイティブ
      • TAG RAM 上でのパリティ、データ RAM 上での誤り訂正コード (ECC) による SEU 保護
      • キャッシュ・ロックダウン・サポート
  • オンチップメモリー
    • 256KB スクラッチオンチップ RAM
    • 64KB オンチップ ROM
  • 外部メモリー・インターフェイス
    •  DDR4、DDR3 をサポートするハード・メモリー・コントローラー
      • 40 ビット (32 + 8 ビット ECC)、一部のパッケージでは 72 ビット (64 ビット + 8 ビット ECC) をサポート
      • 最大 2,400 Mbps DDR4 および  2,166 Mbps DDR3 周波数をサポート
      • 演算、エラー訂正、ライトバック訂正、エラーカウンターなどの ECC サポート
      • 個々の SDRAM バースト ECC でのソフトウェアでコンフィグレーション可能な優先順位スケジューリング
      • JEDEC で規定されたすべてのタイミング・パラメーターについて完全にプログラマブルなタイミング・パラメーターをサポート
      • ロジックのコアへのインターフェイスのための AXI サービス品質 (QoS) サポート
      • HMC へのマルチポート・フロントエンド (MPFE) スケジューラー・インターフェイスにより、CPU とロジック・コア間での HMC のポート共有が可能
    • Queued serial peripheral interface (QSPI) フラッシュ・コントローラー
      • シングル I/O (SIO)、デュアル I/O (DIO)、クワッド I/O (QIO) SPI フラッシュをサポート
      • 最大 108MHz のフラッシュ周波数をサポート
    • NAND フラッシュ・コントローラー
      • ONFI 1.0 以降
      • 内蔵ディスクリプター・ベースの DMA
      • 新しいコマンド DMA により CPU をオフロードし、迅速なパワーダウン・リカバリーを実現
      • プログラマブル・ハードウェア ECC をサポート
      • アップデートにより、8 ビットおよび 16 ビット・フラッシュ・デバイスをサポート
      • 50MHz のフラッシュ周波数をサポート
    • セキュア・デジタル SD/SDIO/MMC コントローラ
      • eMMC 4.5
      • 内蔵ディスクリプター・ベースの DMA
      • CE-ATA デジタルコマンドのサポート
      • 50MHz 動作周波数
    • DMA コントローラー
      • 8 チャネル
      • 最大 32 のペリフェラル・ハンドシェイク・インターフェイスをサポート
  • 通信インターフェイス・コントローラー
    •  3 個の DMA 内蔵 10/100/1000 イーサネット MAC (メディア・アクセス・コントロール)
      • RGMII および RMII 外部 PHY インターフェイスのサポート>
      • FPGA ロジックにより他の PHY インターフェイスをサポート (オプション)
        • GMII および SGMII
      • IEEE 1588-2002 および IEEE 1588-2008 規格をサポートし、ネットワークを介した正確なクロック同期が可能
      • 受信フレームの IEEE 802.1Q VLAN タグ検出をサポート
      • イーサネット AVB 規格のサポート
    • 2 個の DMA 対応 USB On-The-Go (OTG) コントローラー
      • デュアルロール・デバイス (デバイス機能とホスト機能)
        • High-speed (480 Mbps)
        • Full-speed (12 Mbps)
        • Low-speed (1.5 Mbps)
        • 内蔵ディスクリプター・ベースのスキャッター・ギャザー DMA
        • 外部 ULPI PHY サポート
        • 最大 16 個の双方向エンドポイント (コントロール・エンドポイントを含む)>
        • 最大 16 個のホストチャネル
        • 汎用ルートハブをサポート
        • OTG 1.3 および OTG 2.0 モードにコンフィグレーション可能
        • USB 1.1 (Full-Speed と Low-Speed) と互換性あり
      • 5 個の I2C コントローラー (3 個は EMAC により外部 PHY への MIO に使用可能)
        • 100Kbps および 400Kbps モードの両方をサポート
        • 7 ビット および 10 ビットの両方のアドレッシング・モードをサポート
        • マスターとスレーブの動作モードをサポート
      • 2 個の 16550 互換 UART
        • IrDA 1.0 SIR モードをサポート
        • 最大 115.2 K ボーのプログラム可能なボーレート
      • 4 個のSPI (マスタ ー2 個とスレーブ 2 個)
        • 全二重および半二重
  • タイマーおよび I/O
    •  タイマー
      • 7 個の汎用タイマー
      • 4 個のウォッチドッグ・タイマー
    • 62 個のプログラマブル汎用 I/O (GPIO)
      • 3 個のモジュール 24、24、および 14
    • 48 個の I/O 直接共有 I/O により HPS ペリフェラルが I/O に直接接続可能
  • セキュリティー
    •  アンチタンパー、セキュアブート、AES (高度暗号化規格)、および認証 (SHA)
  • ロジックコアへのインターコネクト
    •  高性能 ARM* AMBA* AXI* バス・ブリッジ
      • AMBA* AXI-3 準拠
      • HPS とロジックコア間で独立した動作と密結合動作の両方が可能
      • 読み出し/書き込みトランザクションを同時にサポート
    • FPGA-HPS ブリッジ
      • ロジックコア内の IP バスマスターが HPS バススレーブにアクセス可能
      • コンフィグレーション可能な 32/64/128 ビット AMBA* AXI* インターフェイス
      • コア・ファブリック内の最大 3 個のマスターが HPS SDRAM コントローラーをプロセッサーと共有可能
    • HPS-FPGA ブリッジ
      • HPS バスマスターがコア・ファブリック内のバススレーブにアクセス可能
      • コンフィグレーション可能な 32/64/128 ビット Avalon®/AMBA* AXI* インターフェイスにより、ロジックコアへの広帯域幅での HPS マスター・トランザクションが可能
    • コンフィグレーション・ブリッジ
      • HPS のコンフィグレーション・マネージャーが、専用の 32 ビット・コンフィグレーション・ポートを介して、プログラム制御下で ロジックコアをコンフィグレーションすることが可能
    • 軽量 HPS-FPGA ブリッジ
      • HPS からロジックコアのソフト・ペリフェラルへの低レイテンシー・レジスター・アクセスに適した軽量 32 ビット AXI* インターフェイス
    • FPGA-HPS SDRAM コントローラー・ブリッジ
      • 最大 3 個のマスター(コマンドポート)、3 個の 64 ビット・リード・データ・ポート、および 3 個の 64 ビット・ライト・データ・ポート
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