Nios II プロセッサの種類

世界の他のどのソフト·プロセッサよりも多くのデザイナーによって使用されている、Nios® IIエンベデッド·プロセッサは、FPGA設計における業界の標準プロセッサとしての位置を保っています。 Nios IIエンベデッド·プロセッサ·ファミリは、現在、共通の命令セット·アーキテクチャを実装する3つのプロセッサコアで構成され、それぞれが特定の価格/性能の点のために最適化されており、3種類とも同じ ソフトウェア・ツール・チェーンによりサポートされています。

設計者は、次の3種のコア製品から選択することができます。


Nios IIプロセッサ·コアの技術的な詳細については、Nios II プロセッサ・リファレンス・ハンドブック にある Nios II コア実装の詳細 の章を参照してください。

Nios II/f "高速"

アルテラは高性能を達成するために、Nios® II/f 「高速(fast)」プロセッサ・コアを特別に設計しました。Nios II/f コアは、300 MIPS* (*Dhrystone 2.1ベンチマークを利用) を上回る動作性能を備え、多彩な機能を持つオペレーティング・システムが稼動するシステムのように、大量のコードやデータを扱うアプリケーションや性能重視のアプリケーションに最適です。

このコアは、Eclipse ベースの Nios II 統合開発環境 (IDE) を含む Nios II エンベデッド・デザイン・スイート (EDS) でサポートされています。

Nios II/f コアの特長は以下のとおりです。

  • メモリ・マネージメント・ユニット(MMU)
  • メモリ・プロテクション・ユニット(MPU)
  • 外部ベクター割り込みコントローラ
  • 高機能な例外をサポート
  • 独立した命令キャッシュとデータ・キャッシュ (512 バイトから 64 Kバイト)
  • 最大 2G バイトの外部アドレス空間
  • Nios II コアに直接接続される密結合メモリ(TCM:Tightly Coupled Memory)(オプション)
  • 最大 DMIPS* (*Dhrystone 2.1ベンチマークを利用)/MHz を達成する 6 段パイプライン
  • シングル・サイクル・ハードウェアによる乗算、およびバレル・シフタ
  • ハードウェア除算オプション
  • ダイナミック分岐予測
  • 最大 256 個のカスタム・インストラクションと制限のない ハードウェア・アクセラレータ
  • JTAG デバッグ・モジュール
  • ハードウェア・ブレークポイント、データ・トリガ、リアルタイム・トレースなどの JTAG デバッグ・モジュール拡張機能(オプション)


デジタル信号処理(DSP)ブロックを備えたアルテラ・デバイス・ファミリをターゲットとする場合、Nios II/f コアによって機能と性能の向上が可能です。 この場合、Nios II/f コアはシングル・サイクルで乗算を実行するハードウェア乗算回路を提供します。 この乗算回路はシングル・サイクル・バレル・シフタとしても動作します。 また、Nios II/f コアは除算を高速化する除算回路もオプションで提供します。

最高性能が必要な場合は、Nios II/f コアを アルテラの最高性能の FPGA に実装してください。

Nios II/e "エコノミー"

Nios® II/e 「エコノミー (economy)」 プロセッサ・コアは、ソフトウェア性能と小型化との大きなトレードオフなしで実装できるように設計されています。
Quartus® Prime ソフトウェアおよび Quartus II ソフトウェア・バージョン 9.1 以降には、(Nios II Classic および Nios II Gen2 プロセッサのいずれも) 無償で付属し、ライセンス不要で使用できます。
Nios II/e コアは、代表的な 8051 アーキテクチャと同じコスト・クラスながらも、より高性能な 30 DMIPS (最大 200 Mhz) 超の演算能力を達成し、使用ロジック・エレメント (LE) 数は 700 個未満で実装されます。

コアは、Eclipse ベースの Nios II 統合開発環境 (IDE)を含む、Nios II エンベデッド・デザイン・スイート (EDS)によってサポートされています。

Nios II/e コアの特長は以下のとおりです。

  • 最大 2G バイトの外部アドレス空間
  • JTAG デバッグ・モジュール
  • LE 数700 個未満で完全なシステムを実現
  • オプションのデバッグ拡張機能
  • 最大 256 個のカスタム・インストラクション


Nios II /e コアは、自動車、工業用機器、および民生用機器といったコスト重視のアプリケーションに最適です。このコアは多くの場合、アルテラの低コストFPGA 製品と組み合わせて使用されます。

Nios II/s "標準"

Nios® II/e 「標準(standard)」プロセッサ・コアは、ソフトウェア性能と小型化との大きなトレードオフなしで実装できるように設計されています。Nios II/s コアは、多くの機能を備えたオペレーティング・システムが稼動するシステムなど、大量のコードやデータを扱うアプリケーションを含め、コスト重視で中程度の性能も必要なアプリケーションに最適です。

コアは、Eclipse ベースの Nios II 統合開発環境 (IDE) を含む Nios II エンベデッド・デザイン・スイート (EDS) によってサポートされています。

Nios II/s コアの特長は以下のとおりです。

  • 命令キャッシュ
  • 最大 2G バイトの外部アドレス空間
  • Nios IIコアに直接接続されるインストラクション用密結合メモリ(TCM:Tightly Coupled Memory)(オプション)
  • 5 段パイプライン
  • スタティック分岐予測
  • ハードウェアの逓倍、分周、およびシフト・オプション
  • 最大 256 個のカスタム・インストラクション
  • JTAG デバッグ・モジュール
  • ハードウェア・ブレークポイント、データ・トリガ、リアルタイム・トレースを含む、オプションの JTAG デバッグ・モジュール拡張機能


デジタル信号処理(DSP)ブロックを備えたアルテラ・デバイス・ファミリをターゲットとする場合、Nios II/s コアによって機能と性能の向上が可能です。 この場合、Nios II/s コアは 3 サイクルで乗算を実行するハードウェア乗算回路を提供します。 この乗算回路はバレル・シフタとしても動作します。