インテル® FPGA PCI Express* IP

図1. PCI Express* ブロック図

PCI Express* IP Performance Demonstration on Intel® Arria® 10 Devce

1st Level Signal Tap IP Debug Feature

Push-button Hardware Design Examples in Intel® Quartus® Prime Software

PCI Express* (PCIe*)プロトコルは、2.5 GT/s ~ 8.0 GT/s 以上のデータ転送レートを持つ機能豊富かつスケーラブルな高性能シリアル・プロトコルです。インテル® FPGAの PCI Express* IP (Intellectual Property) は、PCI-SIG* による次世代仕様の策定とともに拡大し続けています。インテル® は、1992 年に PCI-SIG のメンバーになってから継続的に PCI-SIG コンプライアンス・ワークショップに参加し、新しい世代のシリコンが登場するたびに相互運用性と最新業界標準への適合性を保証しています。

PCI Express* IP ソリューションは、トランザクション・レイヤーとデータ・リンク・レイヤーを含むアルテラの最先端 PCI Express* ハード・プロトコル・スタック、およびフィジカル・メディア・アタッチメント (PMA) とフィジカル・コーディング・サブレイヤー (PCS) の両方を含むハード・フィジカル・レイヤー(物理層)で構成されます。主要ブロックのハード化により、FPGA ロジック・リソースが 20 % 節約されます。インテル の PCI Express* IP には、スキャッタ・ギャザー・リスト・ベースのダイレクト・メモリ・アクセス (DMA) エンジン、シングル・ルート I/O バーチャライゼーション (SR-IOV) などのソフト・ロジック・ブロックも含まれています。このハード IP とソフト IP の独自の組み合わせにより、卓越した性能と最適な統合に必要な柔軟性を提供します。

インテルは、プラットフォーム・デザイナー(旧:Qsys)に対応した インテル® FPGA IP ファンクション・ベースの PCI Express* IP ソリューションを提供しています。詳細については、販売代理店 にお問い合わせください。

  • インテル® Stratix® 10 デバイス上の新しいハード・プロトコル・スタック
    • インテル® Stratix® 10 デバイス: インテルの 14 nm トライゲート (FinFET) プロセス
  • 第 4 世代ハード・プロトコル・スタック、PCS 層、および PMA 層
    • 4 世代にわたるデバイス
      • (65nm、40nm、28nm、20nm)
    • 7 つの製品ファミリー
  • パフォーマンスと効率を最大化するための DMA エンジンおよびデバイスドライバー
    • 高スループット、高 Input/Output Per Second (IOPS) パフォーマンス
      • 最大 6.8 ギガビット/秒 (Gbps) のスループットおよび 500K を超える IOPS
    • スキャッター・ギャザー・ベースの DMA
    • Linux* および Windows* のデバイスドライバー
      • キャラクターおよびブロックのデバイスドライバーをサポート
      • オープンソース・コード
      • BSD/GPL のデュアル・ライセンス・モデル
  • Gen1、Gen2、Gen3 をサポート
  • x1、x2、x4、x8 のレーン幅 (インテル® Stratix® 10 デバイスでは x16 のレーン幅)
  • ルートポートおよびエンドポイントの構成
  • SR-IOV の特長
    • 4 つの物理機能 (PF) / 2048 の仮想機能 (VF)
    • MSI / MSI-X 割り込みをサポート
  • Configuration via Protocol (PCIe*) Initialization (CvP Init) (プロトコルを介したコンフィグレーションの初期化)
    • 電源投入時のプログラミング用
  • Partial reconfiguration over protocol (PCIe*) (PRoP) (プロトコルを介したパーシャル・リコンフィグレーション)
    • 通電時の複数イメージ・プログラミング用
  • 複数のユーザー・インターフェイスのオプション
    • Avalon® Streaming (Avalon-ST)
    • Avalon-MM (Memory-Mapped)
    • Avalon-MM (DMA あり)

表1.デバイスサポートとハード PCI Express* IP ブロック数

デバイスファミリー ハード PCI Express* IP ブロック数 PCI Express* リンク性能
Gen 1(2.5 GT/s) Gen 2(5.0 GT/s) Gen 3(8.0 GT/s)
インテル® Stratix® 10 1 ~ 4 個/デバイス check mark check mark check mark
インテル® Arria® 10 1 ~ 4 個/デバイス check mark check mark check mark
インテル® Cyclone® 10 GX 1 個/デバイス check mark check mark  
Stratix® V 1 ~ 4 個/デバイス check mark check mark check mark
Arria® V 1 ~ 2個/デバイス check mark check mark  
Cyclone® V GT 2 個/デバイス check mark check mark  
Cyclone® V GX 1 ~ 2個/デバイス check mark    
Stratix® IV 2 ~ 4個/デバイス check mark check mark  
Cyclone® IV GX 1 個/デバイス check mark    
Arria® II GZ 1 個/デバイス check mark check mark  
Arria® II GX 1 個/デバイス check mark    

表2.デバイス・コンフィグレーションと機能サポート

インターフェイス・タイプ
デバイス/コンフィグレーション
Avalon-ST Avalon-MM Avalon-MM with DMA SR-IOV CvP / PRoP
インテル® Stratix® 10 エンドポイント Gen3 x16 まで Gen3 x16 まで 最大 Gen3 x16 最大 Gen3 x16 最大 Gen3 x16:CvP Init および CvP Update
ルートポート Gen3 x16 まで Gen3 x16 まで N/A N/A N/A
インテル® Arria® 10 エンドポイント Gen3 x8 まで Gen3 x4 まで Gen1 x8, Gen2 x4, Gen2 x8, Gen3 x2, Gen3 x4, Gen3 x8 出荷中 最大 Gen3 x8:CvP および PRoP
ルートポート Gen3 x8 まで Gen3 x4 まで N/A N/A N/A
インテル® Cyclone® 10 GX エンドポイント Gen2 x4まで Gen2 x4 まで Gen2 x4 N/A 最大 Gen2 x4:CvP および PRoP
ルートポート Gen2 x4まで Gen2 x4 まで N/A N/A N/A
Stratix® V エンドポイント Gen3 x8 まで Gen3 x4 まで Gen1 x8, Gen2 x4, Gen2 x8
Gen3 x2, Gen3 x4, Gen3 x8
出荷中 Gen1:CvP Init および CvP Update
Gen2:CvP Init および CvP Update
ルートポート Gen3 x8 まで Gen3 x4 まで N/A N/A N/A
Arria® V GZ エンドポイント Gen3 x8 まで Gen3 x4 まで Gen1 x8, Gen2 x4, Gen2 x8
Gen3 x2, Gen3 x4, Gen3 x8
N/A Gen1:CvP Init および CvP Update
Gen2:CvP Init および CvP Update
ルートポート Gen3 x 8 まで Gen3 x 4 まで N/A N/A N/A
Arria® V エンドポイント Gen1 x8 および Gen2 x4 まで Gen1 x8 および
Gen2 x4 まで (x2 は除く)
Gen1 x8, Gen2 x4 N/A Gen1x8 および
Gen2x4 まで
Gen1: CvP Init および CvP Update
Gen2: CvP Init
ルートポート Gen1 x8 および Gen2 x4 まで Gen1 x8 および
Gen 2x4 まで (x2 は除く)
N/A N/A N/A
Cyclone® V エンドポイント Gen2 x 4 まで Gen2 x 4 まで (x2 は除く) Gen2 x 4 N/A Gen2 x 4 まで
Gen1: CvP Init および CvP Update
Gen2: CvP Init
ルートポート Gen2 x 4 まで Gen2 x 4 まで (x2 は除く) N/A N/A N/A
Notes:

詳細は販売代理店までお問い合わせください。

表 3. PCI Express* IP の品質指標

基本情報  

IP の初回リリース年

2005

サポートされるインテル® Quartus® Prime 開発ソフトウェアの最新バージョン

17.1

状況

製品化済み

提供内容

製品に含まれるものは以下のとおりです。

  • デザインファイル (暗号化ソースコード、または合成後のネットリスト)
  • ModelSim* - Intel® FPGA Edition ソフトウェア用シミュレーション・モデル
  • タイミング制約および / またはレイアウト制約
  • 変更履歴付き資料

Readme ファイル

すべて「あり」 (Readme ファイルの提供を除く)

IP に同梱されるその他の提供物

テストベンチおよびデザインのサンプル

エンドユーザーによる IP のコンフィグレーションが可能なパラメーター化された GUI

あり

インテル® FPGA IP 評価モードのサポート

あり

ソース言語

Verilog および VHDL

テストベンチ言語

Verilog

同梱ソフトウェア・ドライバー

あり

ドライバーがサポートする OS

Linux*/Windows*

実装情報

ユーザー・インターフェイス

Avalon® Streaming、Avalon® Memory-Mapped

IP-XACT メタデータ

なし

検証

サポートされるシミュレーター

NCSim、ModelSim*、VCS/VCSMX

検証済みハードウェア

インテル® Arria® 10 FPGA、インテル® Stratix® 10 FPGA

業界標準のコンプライアンス・テストの実施

あり

「あり」の場合、実施したテストの種類

PCI-SIG*

「あり」の場合、使用したインテル® FPGA デバイス

インテル® Arria® 10 GX

「あり」の場合、実施日

2015年4月

「なし」の場合、今後の予定

該当なし

相互接続性

相互接続性テストの実施

あり

「あり」の場合、使用したインテル® FPGA デバイス

インテル® Arria® 10 GX

相互接続性レポートの提供

あり

インテルでは、PCIe* のリファレンス・デザインおよびアプリケーション・ノートを豊富に用意しています。これらのリファレンス・デザインおよびアプリケーション・ノートには、インテル® FPGA および SoC での実現可能性の検討やデバイスの選択、そしてデザインの検証にすぐに利用できるソリューションが含まれています。

また、インテル® FPGA 開発キットは、デザインの考案をすぐに開始するために必要となる、ハードウェアおよびソフトウェアの両方を備えた完全なシステムレベルのデザイン環境を整えることで、リファレンス・デザインおよびアプリケーション・ノートを補完しています。それぞれのリファレンス・デザインには、その開発サイクルに使用したインテル® FPGA 開発キットおよび Quartus® II またはインテル® Quartus® Prime 開発ソフトウェア(バージョン15.1以降) のバージョンが明示されています。

PCIe* は幅広くコンフィグレーション可能な IP ソリューションで、多様なアプリケーション・ニーズに対応可能であるため、そのようなすべてのコンフィグレーションまたはアプリケーションについてのリファレンス・デザインを提供することは容易ではありません。特定のコンフィグレーションまたはデバイスに対して、すぐに利用可能なリファレンス・デザインがない場合は、必要な要件に近いデザインを使用し、編集または移植することもできます。

表 4 に、PCIe* アプリケーションで利用可能なリファレンス・デザインおよびアプリケーション・ノートを記載しています。

表4. リファレンス・デザインおよびアプリケーション・ノート

名称

アプリケーション・ノート / Wiki / その他

使用した開発キット

インテル® Quartus® Prime 開発 ソフトウェア・バーション

デザインフロー プラットフォーム・デザイナー / その他

EP/RP1

AVST2/
AVMM3/
AVMM (DMA あり)

ユーザー・インターフェイス幅 /
PCIe* Gen およびリンク幅 /
デバイスドライバーがサポートするオペレーティング・システム

PCIe* (外部メモリー・インターフェイスのリファレンス・デザイン)

PCIe* AVMM
(DMAありのデザイン例)
(Linux*)

デザインについては、販売代理店にお問い合わせください。 インテル® Arria® 10 GX FPGA 開発キット 17.0

プラットフォーム・デザイナー

EP AVMM (DMAあり)

256 ビット / Gen3 x8

Linux*

Stratix® V GX FPGA 開発キット 15.1.2

256 ビット / Gen3 x8

Linux*

Cyclone® V GT FPGA 開発キット

128 ビット / Gen2 x4

Linux*

PCIe* AVMM
(DMAありのデザイン例)
(Windows*)

デザインについては、販売代理店にお問い合わせください。 Stratix® V GX FPGA 開発キット 15.1.2
プラットフォーム・デザイナー EP AVMM (DMAあり)

256 ビット / Gen3 x8 

Windows*

Cyclone® V GT FPGA 開発キット

128 ビット / Gen2 x4

Windows*

PCIe* AVMM
(DMA および DDR3 メモリー・インターフェイス)
Design Store
インテル® Arria® 10 GX FPGA 開発キット 17.0 プラットフォーム・デザイナー EP AVMM (DMAあり)

256 ビット / Gen3 x8

Linux*4

Altera Wiki Stratix® V GX FPGA 開発キット 16.0.2
Altera Wiki

Arria® V GX スターターキット

128 ビット / Gen2 x4

Linux*4

Altera Wiki Cyclone® V GT FPGA 開発キット

128 ビット / Gen2 x4

Linux*4

PCIe* (オンチップ・メモリー・インターフェイス使用) のリファレンス・デザイン
PCIe* AVMM
(DMA あり、オンチップ・メモリー・インターフェイス)
Design Store
インテル® Arria® 10 GX FPGA 開発キット 17.0 プラットフォーム・デザイナー EP AVMM (DMAあり)

256 ビット / Gen3 x8

Linux*4

Altera Wiki Stratix® V GX FPGA 開発キット 16.0.2
Altera Wiki Arria® V GT FPGA 開発キット

128 ビット / Gen2 x4

Linux*4

Altera Wiki

Arria® V GX

スターターキット

Altera Wiki Cyclone® V GT FPGA 開発キット
PCIe* (SINGLE-ROOT I/O VIRTUALIZATION (SR-IOV) 使用) のリファレンス・デザイン
PCIe* AVMM (DMA あり、SR-IOV インターフェイス) Altera Wiki Stratix® V GX FPGA 開発キット 14.0 プラットフォーム・デザイナー EP AVMM (DMAあり)

256 ビット / Gen3 x8

PCIe* (外部メモリー・インターフェイス使用) のリファレンス・デザイン (レガシー・リファレンス・デザイン)
PCIe* AVST およびオンチップ・メモリー・インターフェイス AN456 インテル® Arria® 10 GX FPGA 開発キット 15.0 プラットフォーム・デザイナー EP AVST

64 ビット / Gen1 x1

128 ビット / Gen2 x8

256 ビット / Gen3 x4

Windows*4

PCIe* AVST およびオンチップ・メモリー・インターフェイス Stratix® V GX FPGA 開発キット

64 ビット / Gen1 x1, Gen1 x4,

Gen2 x1, Gen3 x1
128 ビット / Gen1 x8, Gen2 x4,

Gen2 x8, Gen3 x4

Windows*4

PCIe* AVST およびオンチップ・メモリー・インターフェイス Arria® V GT FPGA 開発キット

64 ビット / Gen1 x1, Gen1 x4,

Gen2 x1
128 ビット / Gen1 x8, Gen2 x4 
Windows*4

PCIe* AVST およびオンチップ・メモリー・インターフェイス Cyclone® V GT FPGA 開発キット

64 ビット / Gen1 x1, Gen1 x4,

Gen2 x1
128 ビット / Gen2 x4
Windows*4

PCIe* AVST およびオンチップ・メモリー・インターフェイス Stratix IV GX FPGA 開発キット

64 ビット / Gen1 x1, Gen1 x4,

Gen2 x1, Gen2 x4
128 ビット / Gen1 x8, Gen2 x4,

Gen2 x8
Windows*4

PCIe* AVST およびオンチップ・メモリー・インターフェイス Cyclone IV GX FPGA 開発キット Hardened Protocol Stack IP Use
64 ビット / Gen1 x1, Gen1 x4
Soft Protocol Stack IP Use
64 ビット / Gen1 x1
Windows*4
PCIe* AVST およびオンチップ・メモリー・インターフェイス Arria II GX FPGA 開発キット

Hardened Protocol Stack IP Use
64 ビット / Gen1 x1, Gen1 x4,

Gen1 x8
Soft Protocol Stack IP Use
64 ビット / Gen1 x1, Gen1 x4
Windows*4

PCIe* AVST / AVMM および DDR2 / DDR3 メモリー・インターフェイス AN431 Stratix IV GX FPGA 開発キット 11.0SP1 プラットフォーム・デザイナー EP AVMM / AVST 64 ビット / Gen2 x4
Windows* (Jungo Driver)
Arria II GX FPGA 開発キット Hardened Protocol Stack IP Use
64 ビット / Gen1 x4
Windows (Jungo Driver)
PCIe* に関するその他の資料およびツール
インテル® FPGA 用 MSI-X 実装ガイドライン Altera Wiki All 14.0 該当なし EP AVMM / AVST 該当なし
ハード PCIe* IP 用トランシーバー・ツールキット (Gen1 x8) Altera Wiki Stratix® V GX FPGA 開発キット
 
13.1 プラットフォーム・デザイナー EP AVST 128 ビット / Gen1 x8, Gen2 x8
256 ビット / Gen3 x8
ハード PCIe* IP 用トランシーバー・ツールキット (Gen2 x8)
ハード PCIe* IP 用トランシーバー・ツールキット (Gen3 x8)
Notes:
  1. EP = エンドポイント、RP = ルートポート
  2. AVST = Avalon® Streaming (Avalon-ST)
  3. AVMM = Avalon® Memory-Mapped (Avalon-MM)
  4. 機能限定型ドライバー。

ドキュメント

以下に、ユーザーガイドをユーザー・インターフェイスや機能で分類して示します。(英語版)

以下のドキュメントについては、インテル FPGA 販売代理店にお問い合わせください。

  • Intel Stratix 10 device vs. Intel Arria 10 / Stratix V device (PDF)
  • Avalon-ST PCIe IP Feature and Interface Differences Application Note (PDF)
  • Avalon-MM and Avalon-MM DMA PCIe IP Feature and Interface Differences Application Note (PDF)

インテル® FPGA IP ファンクションに関する技術サポートは、mySupport までお問い合わせください。 また、このファンクションに関連するトピックは、ナレッジ・データベース で検索することもできます。

† テストは、特定システムでの特定テストにおけるコンポーネントのパフォーマンスを測定しています。ハードウェア、ソフトウェア、システム構成などの違いにより、実際の性能は掲載された性能テストや評価とは異なる場合があります。購入を検討される場合は、ほかの情報も参考にして、パフォーマンスを総合的に評価することをお勧めします。性能やベンチマーク結果について、さらに詳しい情報をお知りになりたい場合は、www.intel.com/benchmarks (英語) を参照してください。