10G イーサネット MAC ファンクション向けインテル® FPGA IP

低レイテンシー 10G イーサネット MAC インテル® FPGA ソフト Intellectual Property (IP) は、ラウンドトリップ・レイテンシーが低く、リソース・フットプリントの効率にも優れています。この IP は、以下に示すさまざまな機能のプログラマビリティーを提供します。また、新しいマルチレート PHY と併用することで、10M/100M/1G から 10Gb のデータレートをサポートできます。

従来の 10G イーサネット MAC インテル® FPGA IP は、Stratix® V FPGA およびそれ以前の FPGA ファミリーをターゲットとするアプリケーションに、以下に示すフル機能セットを引き続き提供します。

さまざまなオプション機能を備えた 10GE MAC および PHY ファンクションは、E タイル対応のインテル® Stratix® 10 デバイスでハード IP としても使用できます。詳細については、イーサネット IP コア向けインテル® Stratix® 10 FPGA E タイル ハード IPページを参照してください。

  • インテルの統合された標準 XAUI PHY (4 x 3.125Gbps)、10GBASE-R PHY (10.3125Gbps)、10GBASE-KR PHY、SGMII/1000BASE-X/10GBASE-R PHY、または XGMII (32 x 312.5Mbps)、MGBASE-T (10M/100M/1G/2.5G/10G)、USXGMII (10M/100M/1G/2.5G/5G/10G) により、外部デバイスまたは光モジュールとの直接インターフェイスを提供
  • Deficit Idle Count (DIC)
  • ローカル / リモート障害用シグナリング
  • 自動イーサネット・フロー制御
  • ジャンボフレームを含む、16KB までプログラム可能な最大受信フレーム長
  • プロミスキャス (透過) / ノンプロミスキャス (フィルター) 動作モード
  • プログラム可能な MAC アドレスと、MAC アドレスに基づく受信パケット・フィルタリング
  • 巡回冗長検査 (CRC)、フレーム長チェック、またはオーバーサイズ・フレーム・エラーによる、プログラム可能な受信フレーム・フィルタリング
  • 実行時にデータレートを選択できる 1G-10GbE マルチスピード・オプション
  • ハードウェア IP の IEEE 1588 v2 高精度タイムスタンプ・オプション
    • 1 段階および 2 段階の時間同期
    • IPv4、IPv6、イーサネットでの IEEE 1588 v2 PTP パケットカプセル化のサポート
    • デザイン例におけるリアルタイム・オブ・デイ (TOD) クロック・ジェネレーター IP
  • 仮想 LAN (VLAN) とスタック VLAN タグ付きフレームのサポート (それぞれ、IEEE 802.1Q 規格、802.1ad (Q-in-Q) 規格に準拠)
  • RMON 用統計情報カウンター (RFC 2819)、イーサネット・タイプ MIB (RFC 3635)、インターフェイス・グループ MIB (RFC 2863)
  • 高性能内部システム・インターフェイス
  • 完全なデザイン例

低レイテンシー10Gイーサネット MAC インテル® FPGA IP は、次の FPGA ファミリーでサポートされています

標準 10G イーサネット MAC インテル® FPGA IPは、次のFPGAファミリーでサポートされています。

 

この IP コアの標準的なリソース使用率と性能の予測値は、インテル® FPGA 10 Gbps イーサネット MAC IP ユーザーガイド(英語版・PDF) および インテル® FPGA 低レイテンシー10 Gbps イーサネット MAC IP ユーザーガイド(英語版・PDF)を参照してください。

基本情報

低レイテンシー

IP の初回リリース年

2012

2013

サポートされるインテル® Quartus® Prime 開発ソフトウェアの最新バージョン

16.1

18.0

状況

製品化済み

製品化済み
提供内容 低レイテンシー
製品に含まれるものは以下のとおりです。
  • デザインファイル (暗号化ソースコード、または合成後のネットリスト)
  • ModelSim* - Intel® FPGA Edition ソフトウェア用シミュレーション・モデル
  • タイミング制約および / またはレイアウト制約
  • 変更履歴付き資料
  • Readme ファイル

あり

あり

IP に同梱されるその他の提供物

 

 

エンドユーザーによる IP のコンフィグレーションが可能なパラメーター化された GUI

 

あり

 

あり

インテル® FPGA IP 評価モードのサポート

 

あり

 

あり

ソース言語

Verilog

Verilog

テストベンチ言語

 

 

同梱ソフトウェア・ドライバー

 なし

なし

ドライバーがサポートする OS

 

 

実装情報

低レイテンシー

ユーザー・インターフェイス

Avalon-ST (データパス)、Avalon-MM (管理)

Avalon-ST(データパス)、

Avalon-MM(管理)

IP-XACT メタデータ

なし

なし

検証

低レイテンシー

サポートされるシミュレーター

Mentor Graphics、

Synopsys、

Cadence

 Mentor Graphics、

Synopsys

Cadence

検証済みハードウェア

Stratix® V

インテル® Arria® 10

業界標準のコンプライアンス・テストの実施

 UNH IEEE 802.3 compliance

UNH IEEE 802.3 compliance

「あり」の場合、実施したテストの種類

Clause 4、46、31、49

Clause 4、46、31、49

「あり」の場合、使用したインテル® FPGA デバイス

Stratix® V

インテル® Arria® 10、インテル® Stratix® 10

「あり」の場合、実施日

2011

2015

「なし」の場合、今後の予定

 

 

相互接続性

低レイテンシー

相互接続性テストの実施

あり

なし

「あり」の場合、使用したインテル® FPGA デバイス

Stratix® V

 

相互接続性レポートの提供

あり

 
classtest

ユーザーガイド:

デザイン例

開発ボード

この IP コアのテクニカルサポートには、mySupport オンライン・サポート・システムをご利用ください。 このファンクションに関連するトピックは、ナレッジ・データベース で検索することもできます。 この IP コアやその他のインテル® FPGA IP コアの IP リリース・ノートは、インテル® FPGA IP ライブラリー・リリース・ノートおよびエラッタ (英語版・PDF) を参照してください。