10G イーサネット MAC インテル® FPGA IP ファンクション

低レイテンシーの10G イーサネット MAC インテル® FPGA IP は、低ラウンドトリップ・レイテンシーと効率的なリソースのフットプリントを提供します。このIPでは以下に示すプログラム可能な様々な機能を提供します。また、新しいマルチレート PHY と併用して1Gから10Gbのデータレートをサポートすることもできます。

従来の10G イーサネット MACインテル® FPGA IPは、引き続き Stratix® V FPGA およびそれ以前のFPGA ファミリーをターゲットとするアプリケーションに対して、以下に示すフルセットの機能を提供します。

  • インテルの統合された標準 XAUI PHY(4 x 3.125 Gbps)、10GBASE-R PHY(10.3125 Gbps)、または XGMII(32 x 312.5 Mbps)により、外部のデバイスまたは光モジュールと直接インターフェイス
  • DIC (Deficit Idle Count)
  • ローカルおよびリモート障害用シグナリング
  • 自動イーサネット・フロー制御
  • ジャンボフレームを含む、16 K バイトまでプログラム可能な最大受信フレーム長
  • プロミスキャス(透過)およびノンプロミスキャス(フィルター)動作モード
  • プログラム可能な MAC アドレスおよび MAC アドレスに基づく受信パケット・フィルタリング
  • CRC(Cyclic Redundancy Check)、フレーム長チェック、またはオーバーサイズ・フレーム・エラーによる、プログラム可能な受信フレーム・フィルターリング
  • ランタイムでユーザがデータ・レートを選択できる 10M-10GbE 多段速度オプション
  • ハードウェア IP の IEEE 1588 v2 高精度タイムスタンプ・オプション
    • 1 段階および 2 段階の時間同期
    • IPv4、IPv6 およびイーサネットで IEEE 1588 v2 PTP パケットカプセル化をサポート
    • リアル・タイム・オブ・デイ (TOD) ・クロック・ジェネレーターのデザイン例
  • バーチャル LAN(VLAN)およびスタック VLAN タグ付きフレームのサポート。それぞれ、IEEE 802.1Q および 802.1ad(Q-in-Q)規格に準拠
  • RMON(RFC 2819) 用統計カウンタ、イーサネット・タイプ MIB(RFC 3635)、およびインターフェイス・グループ MIB (RFC 2863)
  • 高性能な内部システム・インターフェイス
    • ユーザー・アプリケーション・ロジック間での 156.25 Mbps、64 ビット双方向データ転送用インテル® FPGA Avalon-ST (PDF)
    • スレーブ管理用インテル® FPGA Avalon-MM (PDF) 32 ビット
    • PHY IP コア間での 156.25 Mbps、72 ビット双方向データ転送用インテル® FPGA Avalon-ST (PDF) SDR XGMI
  • 完全なデザイン例
    • 10 GbE MAC と様々な PHY
    • ストア・アンド・フォワード・モードまたはパススルーモードでのパラメータライズ可能な FIFO、および drop-on-bad フレーム
    • XGMII でのリモート(ライン)およびローカル(クライアント)・システム・テスト用ループバック
    • 管理データ I/O(MDIO)マスター IP コア
    • XAUI を使用可能にする Terasic社の SFP+ HSMC ボード をサポートする 10GbE Hardware Demonstration リファレンス・デザイン

低レイテンシー10Gイーサネット MAC インテル® FPGA IP は、次の FPGA ファミリーでサポートされています

標準 10G イーサネット MAC インテル® FPGA IPは、次のFPGAファミリーでサポートされています。

 

この IP コアの標準的なリソース使用率と性能の予測値は、インテル® FPGA 10 Gbps イーサネット MAC IP ユーザーガイド(英語版・PDF) および インテル® FPGA 低レイテンシー10 Gbps イーサネット MAC IP ユーザーガイド(英語版・PDF)を参照してください。

基本情報

低レイテンシー

IP の初回リリース年

2012

2013

サポートされるインテル® Quartus® Prime 開発ソフトウェアの最新バージョン

17.1

17.1

状況

製品化済み

製品化済み
提供内容 低レイテンシー
製品に含まれるものは以下のとおりです。
  • デザインファイル (暗号化ソースコード、または合成後のネットリスト)
  • ModelSim* - Intel® FPGA Edition ソフトウェア用シミュレーション・モデル
  • タイミング制約および / またはレイアウト制約
  • 変更履歴付き資料
  • Readme ファイル

あり

あり

IP に同梱されるその他の提供物

 

 

エンドユーザーによる IP のコンフィグレーションが可能なパラメーター化された GUI

 

あり

 

あり

インテル® FPGA IP 評価モードのサポート

 

あり

 

あり

ソース言語

Verilog

Verilog

テストベンチ言語

 

 

同梱ソフトウェア・ドライバー

 なし

なし

ドライバーがサポートする OS

 

 

実装情報

低レイテンシー

ユーザー・インターフェイス

Avalon-ST (データパス)、Avalon-MM (管理)

Avalon-ST(データパス)、

Avalon-MM(管理)

IP-XACT メタデータ

なし

なし

検証

低レイテンシー

サポートされるシミュレーター

Mentor Graphics、

Synopsys,、

Cadence

 Mentor Graphics、

Synopsys

Cadence

検証済みハードウェア

Stratix V

Arria10

業界標準のコンプライアンス・テストの実施

 UNH IEEE 802.3 compliance

UNH IEEE 802.3 compliance

「あり」の場合、実施したテストの種類

Clause 4、46、31、49

Clause 4、46、31、49

「あり」の場合、使用したインテル® FPGA デバイス

Stratix® V

Stratix® V

「あり」の場合、実施日

2011

2015

「なし」の場合、今後の予定

 

 

相互接続性

低レイテンシー

相互接続性テストの実施

あり

なし

「あり」の場合、使用したインテル® FPGA デバイス

Stratix® V

 

相互接続性レポートの提供

あり

 

この IP コアのテクニカルサポートには、mySupport オンライン・サポート・システムをご利用ください。 このファンクションに関連するトピックは、ナレッジ・データベース で検索することもできます。 この IP コアやその他のインテル® FPGA IP コアの IP リリース・ノートは、インテル® FPGA IP ライブラリー・リリース・ノートおよびエラッタ (英語版・PDF) を参照してください。