ビデオ / 画像処理 (VIP) スイート・インテル® FPGA IP

通知:このビデオ/画像処理スイートのフレームリーダー I ファンクションは、製造廃止プロセスに入りました。製品廃止情報 PDN 1603を参照してください。

 

インテルのビデオ/画像処理(VIP)スイートは、お客様のビデオおよび画像処理デザインの開発を容易にするために使用できる インテル® FPGA IP ファンクションを集めたものです。これらの インテル® FPGA IP ファンクションはさまざまな画像処理およびディスプレイ・アプリケーションに適しています。これらのコアは設計者の必要に応じて、組み合わせてカスタマーデザインで使用することができます。

VIP スイートには、簡単なカラー・スペース変換からプログラマブル多相スケーリングを実装する複雑なビデオ・スケーリング機能まで様々コアを提供しています。すべてのビデオ/画像処理(VIP)スイートコアは、同じタイプのインターフェイス (Avalon® ST) を使用しており、相互接続できます。

  • VIP コアはすべて、オーバーヘッドの低いオープン・インターフェイス規格 Avalon® Streaming (Avalon-ST) を使用しており、簡単に接続できます。
  • インテル® Quartus® Prime 開発ソフトウェアもしくは、プラットフォーム・デザイナー (旧Qsys) とともに、VIP コアを使用することで、カスタムビデオ処理信号チェーンを短時間で構築可能です。
  • VIP コアは、独自の IP (Intellectual Property) と組み合わせることが可能です。
  • プラットフォーム・デザイナーを使用すればエンベデッド・プロセッサーを自動的に統合し、アービトレーション・ロジックを生成できます。
  • 4K ビデオサポート対応

ビデオ/画像処理(VIP)スイート インテル® FPGA IP ファンクション

インテル® FPGA IP ファンクション 説明
2D FIR フィルター 画像データストリームに 3x3、5x5、または 7x7 の有限インパルス応答 (FIR) フィルターを使用し、画像をソフトまたはシャープにします。
アルファ・ブレンディング・ミキサー II 複数の画像ストリームを混合およびブレンドします。
(テキスト・オーバーレイやピクチャー・イン・ピクチャーの実装に役立ちます)
Avalon-ST ビデオモニター ビデオ・トレース・データの収集用に、追加の遅延なく、ビデオ・データ・パケットをキャプチャし、トレースシステム IP に接続します。.
Avalon-ST ビデオ・ストリーム・クリーナー Removes and repairs the non-ideal sequences and error cases present in the incoming data stream to produce an output stream that complies with the implicit ideal use model.
クロマ・リサンプラー 画像フレームのクロマデータのサンプリング・レートを変換します。
(例:4:2:2 から 4:4:4、4:2:2 から 4:2:0)
クリッパー II ビデオストリームをクリップする方法を提供します。
コンパイル時または実行時のコンフィグレーションが可能です。
クロックドビデオ入力 (CVI)、
クロックドビデオ入力 II (CVI II)、
クロックドビデオ出力 (CVO)、および
クロックドビデオ出力 II (CVO II)
クロックドビデオ・インターフェイス IP コアは、クロックドビデオ・フォーマット (BT-656、BT1120、DVI など) と Avalon-ST ビデオとの間で双方向の変換を行います。
カラー・プレーン・シーケンサー Avalon-ST インターフェイスを通過するカラー・プレーン・サンプルの転送方式を変更します。このファンクションはビデオストリームの分割/結合に使用して、カラー・プレーン・サンプルのルーティングを制御します。
カラー・スペース・コンバーター (CSC) および
カラー・スペース・コンバーター II (CSC II)
画像データをさまざまなカラースペースの間で変換します (例:RGB から YcrCb)。
コントロール ・ シンクロナイザー ビデオストリームに加えられた変更を 2 つのファンクション間でリアルタイムに同期させます。
デインターレーサー モーション・アダプティブ・デインタレーシング・アルゴリズムによって、インターレース・ビデオ・フォーマットをプログレッシブ・ビデオ・フォーマットに変換します。 さらに、「bob」と「Weave」アルゴリズムもサポートします。
デインターレーサー II 高性能モーション・アダプティブ・アルゴリズムによって、インターレース・ビデオをプログレッシブ・ビデオに変換します。
放送用デインターレーサー 高性能モーション・アダプティブ・アルゴリズムによって、インターレース・ビデオをプログレッシブ・ビデオに変換します。
フレームバッファーおよびフレームバッファー II ビデオフレームを外部 RAM にバッファーします。このコアは、フレーム落としと繰り返しのさまざまなオプションでダブルまたはトリプルバッファーをサポートします。
フレームリーダー 外部メモリーからビデオを読み出し、ストリームとして出力します。
ガンマ補正 ディスプレイ・デバイスの物理特性に合わせてビデオストリームを補正できるようにします。
インターレーサーおよびインターレーサーII 入ってくるプログレッシブ・フレームのラインの半分を落とし、プログレッシブ・ビデオをインターレース・ビデオに変換します。
スケーラ ーII HDL コードベースのスケーラー II インテル® FPGA IP® ファンクションは、性能は向上しながら、VIP スイート第 1 世代のスケーラーより必要な面積が縮小しました。スケーラー II ファンクションでは、4:2:2 のクロマ・データ・サンプリング・レートを新しくサポートし、必要なリソースがさらに少なくなりました。エッジ適応アルゴリズムの新機能によって線形アルゴリズムと多相アルゴリズムの両方が使用可能になり、写実性を維持しながらにじみが抑えられます。
スイッチ および スイッチ II ビデオストリームをリアルタイムで切り替えることができます。
テスト・パターン・ジェネレーター II テストパターンとして使用する静止カラーバーを含むビデオストリームを生成します。
トレースシステム ビデオモニターからキャプチャしたデータをモニターし、表示用に JTAG または USB 経由でホストのシステムコンソールに接続します。

お勧めの資料をご紹介します。

  説明

lntel® FPGA Video and Image Processing Suite Solution Sheet (英語版・PDF)

アプリケーション・セグメントや主な機能、デザイン・ソリューションを含む、ビデオ/画像処理の概要を解説します。

Video Systems 101

ビデオシステム 101 (10分) (英語版)

ビデオ画像/処理アルゴリズム、接続、クロマ・サンプリング、およびカラー・フォーマットの基礎を概説します。

ビデオ・デザイン・チュートリアル #1:インテル® FPGA VIP と ALSE AVDB でビデオ・デザインを迅速に作成する (7分)(英語版)

このチュートリアルでは、インテル® FPGA VIP スイートと ALSE AVDB デバイスキット、およびそれらを使用してビデオデザインを素早く作成する方法を紹介します。また、AVDB 上の VIP スイートを利用した簡単なビデオ・デザイン例の概要を解説し、デモを行います。

ビデオ・デザイン・チュートリアル #2:ビデオデザインの基礎とインテル® FPGA ビデオ・フレームワーク (31分)(英語版)

このチュートリアルでは、いくつかのデジタル・ビデオ・デザインの基礎の他、インテル® FPGAのビデオ・フレームワーク (VIP スイート、Avalon インタフェース、プラットフォーム・デザイナー )、およびビデオ・フレームワークと ALSE AVDB デバイスキットがビデオデザインの開発を加速する方法についての概要をレビューします。

ビデオ・デザイン・チュートリアル #3:インテル® FPGA VIP と ALSE AVDB でビデオデザインを作成するための実践的チュートリアル (21分)(英語版)

このチュートリアルでは、ALSE AVDB 開発キット上でインテル® FPGA VIP スイートを利用して簡単なビデオデザイン例を作成する方法を段階的に解説します。 このデザイン例は、デザイン・ストアで購入いただけます。

4K video

4K ビデオ/画像処理 (4分)(英語版)

4K ビデオ処理がもたらす課題と、インテル® FPGA の VIP スイートがそれらの課題をどのように解決するかについて解説します。

UDX10 4K60 ビデオ処理ソリューション(4 分)(英語版)

UHD (RGB 4:4:4 10b) と HDMI 2.0 を使用した UDX10 リファレンス・デザインによるアップ・ダウン・クロス・コンバージョンのデモを紹介します。

ビデオシステムの構築 (ODSP1117) (19分)(英語版)

このトレーニングでは、Quartus® II ソフトウェア v. 13.1 を使用して代表的なビデオ信号チェーンを構築する方法を示すことによって、インテル® FPGA ビデオ・フレームワークのさまざまな要素を紹介します。 スケーラー、デインタレーサーなど、一連のビデオ処理機能の他、開発を加速する出発点として使用できるリファレンス・デザインについて解説します。 また、迅速なデザイン・プロトタイピングに利用できる開発ボードとキットについても解説します。

ビデオシステムの実装 (ODSP1118) (70分)(英語版)

このトレーニングではインテル® FPGA のビデオ・プラットフォームとデザインフローを紹介します。このコースでは、さまざまなデザイン上の考慮点とデバッグ技法に焦点を当てるだけでなく、ビデオ/画像処理 IP のアルゴリズム上の制約についても解説します。

Streamline Video

VEEK でのデザイン例に学ぶビデオ処理アプリの合理化 (5分)(英語版)

インテル® FPGA のVIP スイートをベースにしたさまざまなビデオおよび画像処理機能のデモです。 デモには、Terasic が提供する VEEK (Video & Embedded Evaluation Kit) を使用します。

ビデオ・デザイン・フレームワーク・ワークショップ (IDSP230) ( 8 時間)(英語版)

ラボベースのこの実践的な VIP ワークショップでは VIP フレームワークの内容を探り、VIP デザイン・メソドロジーのマスター方法を学び、VIP ラボでの実習を通して実践的な直接体験を行います。

下記のデザイン例をインテルおよびパートナーから入手できます。

詳細については インテル® FPGA ビデオ・デザイン・フレームワーク をご参照ください。

Video and Image Processing Suite User Guide (英語版 ・ PDF) にて、この インテル® FPGA IP ファンクションの標準的な性能および使用率を示します。

基本情報

IP の初回リリース年

2009

サポートされるインテル® Quartus® Prime 開発ソフトウェアの最新バージョン

16.0

状況

実稼動対応

提供内容

製品に含まれるものは以下のとおりです。

  • デザインファイル (暗号化ソースコード、または合成後のネットリスト)
  • ModelSim* - Intel® FPGA Edition ソフトウェア用シミュレーション・モデル
  • タイミング制約および / またはレイアウト制約
  • テストベンチまたはデザインのサンプル
  • 変更履歴付き資料
  • Readme ファイル

 

  • あり
  • あり
  • あり
  • あり
  • あり
  • なし

IP に同梱されるその他の提供物

なし

エンドユーザーによる IP のコンフィグレーションが可能なパラメーター化された GUI

あり

インテル® FPGA IP 評価モードのサポート

あり

ソース言語

Verilog と VHDL の両方

テストベンチ言語

Verilog と VHDL の両方

同梱ソフトウェア・ドライバー

なし

ドライバーがサポートするオペレーティング・システム (OS)

該当なし

実装情報

ユーザー・インターフェイス

Clocked Video (Clocked Video Input へ、Clocked Video Output から)、Avalon-ST (他のすべてのデータパス)

IP-XACT メタデータ

なし

検証

サポートされるシミュレーター

ModelSim*、VCS*、Riviera-PRO*、NCSim*

検証済みハードウェア

Arria® II GX/GZ デバイス、Arria® V デバイス、インテル® Arria® 10 デバイス、Cyclone® IV ES/GX デバイス、Cyclone® V デバイス、インテル® MAX® 10 デバイス、Stratix® IV デバイス、Stratix® V デバイス

業界標準のコンプライアンス・テストの実施

なし

「あり」の場合、実施したテストの種類

該当なし

「あり」の場合、使用したインテル® FPGA デバイス

該当なし

「あり」の場合、実施日

該当なし

「なし」の場合、今後の予定

該当なし

相互接続性

相互接続性テストの実施

なし

「あり」の場合、使用したインテル® FPGA デバイス

該当なし

相互接続性レポートの提供

該当なし

一連の インテル® FPGA IP ファンクションに関する技術サポートは、mySupport にお問い合わせください。
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