Stratix® V FPGA アプリケーション

Stratix® V FPGAは、様々な業界のアプリケーションが抱えるデザイン課題を解決します。特定のアプリケーションの詳細は、以下のセクションを展開してご覧ください。

  • 操作性に優れたパーシャル・リコンフィグレーションと 600 Mbps から 14.1 Gbps までの連続したデータ帯域を持つシリアル・トランシーバーによる、マルチ・スタンダード・クライアント・インターフェイスの実現
  • 最大44個の独立した送信クロックドメインを持つ柔軟性に優れたクロッキング機能
  • オプティカル・モジュール(SFP+、SFP、QSFP、CFP)のダイレクトドライブを実現する、トランシーバーに統合された電子離散補償 (EDC) 機能
  • 次世代のオプティカル・インターフェイス向け 28 Gbps トランシーバー
  • 外部の電圧制御水晶発振器 (VCXO: Voltage-Controlled Crystal Oscillator)を置き換える先進的なfPLL
  • 最高集積度とハードMLD/PCSブロックを利用した高度なシステム統合による、40GbE、100GbE、Interlakenインターフェイスの実現
  • 最大1,600Mbpsの外部メモリー・インターフェイスを備える高いバンド幅のデータ・バッファリング
  • パケット処理およびトラフィック管理機能の効率的な実装
  • 消費電力とコストの要件を満たしながら、より高いシステム性能を実現
  • 600 Mbps から 14.1 Gbps までの連続データレートで動作する 66 個の独立したトランシーバーによる最高のバンド幅の実現
  • 先進的な内蔵シグナル・コンディショニング回路による、10GBASE-KR バックプレーンのダイレクトドライブの実現
  • パーシャル・リコンフィグレーションおよびダイナミック・リコンフィグレーションによる多様なラインカード・インターフェイスのサポート
  • 最高集積度による、スケジューリング・ファンクションの実装の最適化
  • 最大 1.25 TFLOPS の浮動小数点乗算
  • 最大 2.5 TMAC の信号処理バンド幅
  • SEU (Single Event Upset) の自動検出および自動訂正
  • 強化された高度暗号化規格 (Advanced Encryption Standard、略称:AES) アルゴリズムと256ビット揮発性/不揮発性キーによるデザイン・セキュリティー
  • DSP Builder Advanced Blocksetとインクリメンタル・コンパイル機能など、インテル® Quartus® Prime 開発ソフトウェアによる生産性向上
  • 1チャンネル当たりスループットの向上とデータチャネル数の削減による、ボード面積、消費電力、コストの削減
  • より高度な集積化による、システム遅延の低減、システム性能の改善、および信頼性の向上
  • DSP/ロジック比率およびメモリ/ロジック比率を生かしたデザインの差別化
  • 競合製品に比べて高いMIMOおよび高いバンド幅

 

  • 最高水準のシリアル・ デジタル・インターフェイス(SDI)ソリューション
  • 操作性に優れたパーシャル・リコンフィグレーションによる、複数の CODEC のサポート
  • ネイティブで10ビットをサポートする優れたメモリーデザイン
  • 高い乗算器/ロジック比率およびメモリ/ロジック比率による効率的なビデオ処理
  • CODEC および 1080p ビデオ・フレームワーク IP コアによる完全なソリューション