Stratix II デバイス・ファミリの特長

アルテラのStratix® II FPGA は、Stratix デバイスと同様の業界で支持される機能をベースにしていますが、多くの機能強化が追加されています。Stratix II デバイスは、同等な FPGA よりも低コストでより高い性能と集積度を提供する革新的なロジック構造を備えています。Stratix II デバイスは、最大180,000 個相当のロジック・エレメントを搭載し、Stratix デバイスの 2倍以上の容量を提供しており、競合するどの FPGA 製品よりも大幅に集積度が高くなっています。Stratix II デバイスは、表 1 に示すとおり、前例のないデザイン柔軟性と高性能システム・インテグレーションを提供する強力なシステム・レベルの機能を備えています。

表 1. Stratix II の特長の要約

特長

説明

アーキテクチャの性能と効率

業界最大の FPGA

Stratix II は最新の 90 nm テクノロジで構築されており、比類のない集積度とロジック効率を提供します。Stratix II は、競合FPGA よりも 5 % 多いロジック、50% 多いメモリ、4 倍のDSP リソース、そして 21% 多いユーザ I/O を搭載しています。さらにStratix II は ASIC のテープ・アウト前にデザインの検証が重要な場合の ASIC のプロトタイプ・アプリケーションに最適です。

革新的なロジック構造

 

Stratix II FPGA は、以前の FPGA ファミリと比較して、同じファンクションを 25% 少ないロジック・リソースで実現可能で、性能は平均 50% 高速化するよう管理する革新的なロジック・アーキテクチャを備えています。

Stratix II デバイスと Stratix デバイスの相違点

Stratix II アーキテクチャは、業界最高速の FPGA アーキテクチャであり、大きな成功を収めた Stratix アーキテクチャをベースにした先進機能を提供します。さらに、革新的な新しいロジック構造、DPA (Dynamic Phase Alignment) 回路によるソース・シンクロナス信号方式、コンフィギュレーション・ビットストリーム暗号化技術によるデザイン・セキュリティなどの機能が追加されています。

ソース・シンクロナス信号方式、高い I/O バンド幅、および高速インタフェース

Stratix II デバイスのソース・シンクロナス信号方式

Stratix II デバイスは、152のレシーバと156のトランスミッタ・チャネルを提供し、最大 1.040 Gbps のデータ・レートに対してソース・シンクロナス信号方式サポートします。

Stratix II DPA

Stratix II デバイスは、エンベデッド DPA (Dynamic Phase Alignment) 回路を内蔵することにより、ソース・シンクロナス信号方式技術使用時にスキュー誘発によって生じる信号アライメント問題を排除し、プリント基板(PCB)レイアウトを簡略化できます。

差動 I/O サポート

Stratix II FPGA は、最大 1 Gbps のデータ・レートに対して高速差動 I/O サポートを提供し、LVDS、LVPECL、HyperTransport™ 規格など、新たに登場する I/O インタフェースの高性能ニーズに対応します。

シングルエンド I/O サポート

Stratix II デバイスは、今日の過酷なシステム要件に不可欠な高バンド幅シングル・エンド標準 I/O インタフェース規格(SSTL、HSTL、PCI、PCI-X)をサポートしています。

ソース・シンクロナス・プロトコル

Stratix II デバイスは、柔軟性および迅速な「Time-to-Market」を実現するために、広範な高速インタフェース規格(SPI-4.2、SFI-4、10 Gigabit イーサネット XSBI、HyperTransport、RapidIO™、NPSI、およびUTOPIA IV)をサポートしています。

デザイン・セキュリティ

Stratix II デバイスのデザイン・セキュリティ

Stratix II デバイスは、128 ビット AES (Advanced Encryption Standard) アルゴリズムを用いたコンフィギュレーション・ビットストリーム暗号化によるデザイン・セキュリティをサポートしています。

高いメモリバンド幅と高速外部メモリ・デバイス・インタフェース

TriMatrix メモリ

Stratix II FPGA の TriMatrix メモリは、最大 9 Mビットの RAM を提供します。この最新のメモリ構造には、多彩な機能をサポートするようにコンフィギュレーション可能な 3 つのサイズのエンベデッド RAM ブロック(M512、M4K、および M-RAM ブロック)が含まれています。

外部メモリ・デバイス・インタフェース

Stratix II デバイスは、最新の外部メモリ・インタフェースを提供しているため、設計者はデータ・アクセス性能を低下させずに、外部高集積度 SRAM、DRAMデバイスを複雑なシステム・デザインに組み込むことができます。

高性能デジタル信号処理

Stratix II DSP ブロック数

Stratix II デバイスは、DSP アプリケーション向けに最適化され、最大450 MHz で動作可能な高性能エンベデッド DSP ブロックを内蔵しています。DSP ブロックにより、アプリケーションにおける性能上の障害がなくなり、予測可能な信頼性の高い性能が得られるため、性能を維持しながらリソースの節約が可能です。

Stratix II でのDSP 性能

Stratix II デバイスは、DSP プロセッサよりも高いデータ処理能力を有し、システム性能を最大にします。

Stratix II のソフト・マルチプライヤ

Stratix II デバイスでは、異なるデータ幅と待ち時間にコンフィギュレーション可能なソフト・マルチプライヤを柔軟に実装できます。ソフト・マルチプライヤは、DSP ブロックに加えて非常に高い DSP スループットを提供します。

システム・クロック管理

Stratix II クロック管理回路

各 Stratix II デバイスは、高性能ファンクションまたはグルーバル・コントロール信号をクロック駆動するのに使用できる最大 16 個の高性能、低スキュー・グローバル・クロックを備えています。加えて、1 領域あたり 8 個のローカライズ(領域)クロックにより、どの領域でも合計クロック数が 24 に増えます。この高速クロック・ネットワーク網は多数の PLL と密接に連携し、ほとんどの複雑なデザインを最適な性能および最小クロッキング・スキューで確実に実行します。

クロック管理回路機能

Stratix II デバイスは、最大 12 のプログラマブル PLL を特長としており、システム性能を最大限に高める堅牢なクロック管理機能と周波数合成機能を備えています。PLL は、クロック切り換え、PLL リコンフィギュレーション、スペクトラム拡散クロッキング、周波数合成、プログラマブル位相シフト、プログラマブル遅延シフト、外部フィードバック、プログラマブル・バンド幅など、ハイ・エンドの機能を備えています。これらの機能により、設計者は Stratix II デバイスの内部または外部でシステム・タイミングを管理できます。

On-Chip Termination

Stratix II でのOn-Chip Termination技術

Stratix II デバイスの On-Chip Terminationは、内蔵直列および差動終端をサポートし、反射防止と信号精度の改善によって、システム性能を最大限に高めるとともに、基板レイアウトの単純化を図ることができます。

リモート・システム・アップグレード機能

Stratix II のリモート・システム・アップグレード

Stratix II デバイスは、リモート・システム・アップグレード機能を特長としており、遠方から安全で信頼性の高い方式でエラー・フリーのシステム・アップグレードが可能です。

CRC (Cyclic Redundancy Code) 自動チェック機能

CRC

Stratix II デバイスは32ビット CRCの自動チェック機能を搭載しています。内蔵されたCRCチェッカーはQuartus® II ソフトウェア上でクリックするだけで利用可能です。FPGA上で起こるSEU (single event upset:放射線によるデータのビット反転)問題に最もコスト効果が高いソリューションです。

エンベデッド・ソフト・コア・プロセッサ

Stratix II デバイスとNios® II エンベデッド・プロセッサ

最新のアーキテクチャを備えた Stratix II デバイスに、Nios II エンベデッド・プロセッサを組み合わせれば、ネットワーク、テレコミニュケーション、DSP アプリケーション、大容量ストレージ、そして高バンド幅システムのニーズに応える比類のない処理能力が得られます。 Stratix II デバイスは、最新の Nios II プロセッサの全体的なシステム性能を改善します。

classtest