Stratix II GX 物理コーディング・サブレイヤ(PCS)

Stratix® II GX トランシーバには、バックプレーン・アプリケーション、ライン・カード・アプリケーション、およびチップ間アプリケーションで使用される多数の主要プロト コルに物理コーディング・サブレイヤ(PCS)を準拠させるための特定のデジタル機能があります。ブロックは拡張されたプロトコル・サポートに対して最適 化されており、低消費電力ソリューションを維持しながら、プロトコルの物理層を実装するのに必要な FPGA のリソース量を低減します。ブロックを特定の IP (Intellectual Property)およびリファレンス・デザインと組み合わせることにより、複雑なデザインを単純化すると共にプロジェクト・リスクを軽減する、完全なプ ロトコル・ソリューションを提供できます。表 1 に Stratix II GX でサポートされる主要プロトコルとデータ・レートの一覧を示します。

表 1. Stratix II GX でサポートされるプロトコル

プロトコル データ・レート 完全なソリューション
PCI-Express 1.1 2.5 Gbps IP
SDH/SONET OC-12 622 Mbps

-

SDH/SONET OC-48 2.488 Gbps

-

Gigabit Ethernet (GbE) 1.25 Gbps IP
10 Gigabit Ethernet XAUI 3.125 Gbps IP
SD-SDI 270 Mbps (1) リファレンス・デザイン
HD-SDI 1.488 Gbps リファレンス・デザイン
SerialLite II 622 Mbps – 6.375 Gbps IP
Serial RapidIO™ 1.25 Gbps, 2.5 Gbps, 3.125 Gbps IP
OIF CEI6LR/SR 6.25 Gbps リファレンス・デザイン

 

注:
1. オーバサンプリングを使用してサポートされるデータ・レート

 

物理コーディング・サブレイヤ(PCS)ブロック

PCS ブロックは、特定のハード・ロジックをトランシーバに組み込むことにより、プロトコルのサポートを簡素化します。図 1 に Stratix II GX PCS アーキテクチャのブロック実装を示します。

 

図 1. Stratix II GX PCS アーキテクチャ

図 1. Stratix II GX PCS アーキテクチャ

 

Stratix II GX PCS コーディング・サブレイヤは、プロトコルへの準拠を実現するための主要機能をトランシーバ・ブロック内で提供します。さらに、PCI Express プロトコル、GbE プロトコル、および XAUI プロトコルをサポートするための専用ステート・マシンが搭載されています。ステート・マシンは指定のプロトコルをサポートするために、各種の PCS サブブロックを構成および制御し、実装をさらに簡素化します。表 2 および 3 にプロトコルによる PCS サポートを示します。

表 2. プロトコルによる PCS 実装(8B/10B エンコーディング)

表 2. プロトコルによる PCS 実装(8B/10B エンコーディング)
必要な PCS ファンクション PCI Express
(第一世代)
GbE XAUI シリアル RapidIO SerialLite II
データ・レート (Gbps) 2.5 1.25 3.125 3.125 0.622 – 6.375
リンクのチャネル数 1, 4, 8 1 4 1, 4 最大 16
可能な基準クロック周波数 (MHz) 100 125 156.25

156.25

62.2-622.08

FPGA バス幅(ビット) 8 または 16 8 16 16 8, 10, 16, 32
専用同期ステート・マシン

Check

Check

Check

 

 

ワード・アライン Check Check Check Check Check
レート・マッチ Check Check Check Check

 

バイトのシリアル化/デシリアル化 Check   Check Check Check
位相補償 FIFO バッファ Check Check Check Check Check
バイト・リオーダリング          
シングル・ビット・スリップ         Check
特別なインタフェース PIPE-1.0 GMII Like(2) XGMII Like(3)    

表 3. プロトコルによる PCS 実装(スクランブル・エンコーディング)

必要な PCS ファンクション CEI-6G SDH/SONET
スクランブル・バックプレーン
SD-SDI HD-SDI
データ・レート(Gbps) 6.375 0.622 2.488 0.270(1) 1.485
リンク・レイヤのチャネル数 1 1 1 1 1
可能な基準クロック周波数 (MHz) 155.52 - 622.08 62.2, 311.04

77.76, 155.52, 311.04, 622.08

67.5 74.25
FPGA バス幅(ビット) 32 8 16 10 10
ワード調整   Check Check Check Check
レート・マッチ          
バイトのシリアル化/デシリアル化 Check   Check    
位相補償 FIFO バッファ Check Check Check Check Check
バイト・リオーダリング     Check    
シングル・ビット・スリップ Check        

表 2 & 3の注:
1. データ転送はオーバサンプリングを使って実現しています。
2. GMIIはギガビット・イーサネットのみをサポートします。
3. XGMII はDDR インタフェースの代わりにSDR を搭載しています。

トランシーバ内の各ブロックは高度にコンフィギュレーション可能であり、業界標準のプロトコルとユーザ独自のプロトコルの両方をサポートできます。トランシーバの実装はQuartus® II 開発ツールにより容易に行えます。選択したプロトコルをサポートするようにツールが自動的にトランシーバ PCS ブロックを構成し、実装を高速化すると共にデザイン・リスクを低減します。開発ツールはまた、独自の非標準プロトコルに対して基本的な構成モードを提供し ます。

ビルトイン・セルフ・テスト (BIST)

BIST はトランシーバに対する強力な診断機能セットを提供します。これには、疑似ランダム・バイナリ・シーケンス(PRBS)用のパターン・ジェネレータと チェッカー、その他が含まれます。また、BIST の 4つのループバック・コンフィギュレーションを使用してシステム診断を行い、FPGA へのトランシーバの PMA レイヤ、PCS レイヤ、または PMA と PCS の両方のレイヤを調べることができます。