Stratix II GX 集積度とロジック効率

アルテラの Stratix® II GX デバイス・ファミリは、最大 13万個相当のロジック・エレメント(LE)と 6.7 MB を超えるエンベデッド RAM を搭載しており、十分なロジック・リソースを備えた業界最大の FPGA です。Stratix GX デバイスと比較して、3 倍以上の LE を搭載した Stratix II GX デバイスの大容量ロジックは、新しい革新的なロジック構造、チップ・デザイン、レイアウト効率によって可能になったものであり、最先端 90nm 製造プロセスと革新的ソリューションを組み合わせて、より小さな面積により多くのロジックを集積することにより達成できました。Stratix II GX デバイスは、従来の製品ファミリと比較して、ロジック効率を 25% 向上させながらコア性能を 50% 高速化する革新的なロジック・アーキテクチャを備えた製品です。
表 1 に Stratix II GX FPGA の集積度と利用可能なリソースを示します。

表 1. Stratix II の集積度とリソース

デバイス ALM (アダプティブ ・
ロジック・モジュール)
LUT (アダプティブ ・
ルックアップ・テーブル)
等価 LE 総メモリ ・
ビット数
18x18 乗算器数 PLL
EP2SGX30C/D 13,552 27,104 33,880 1,369,728 64 4
EP2SGX60C/D/E 24,176 48,352 60,440 2,544,192 144 8
EP2SGX90E/F 36,384 72,768 90,960 4,520,448 192 8
EP2SGX130G 53,016 106,032 132,540 6,747,840 252 8

新しい革新的なロジック・エレメント構造

Stratix II GX デバイスは、ロジック効率と性能(図 1 を参照)を最大限に生かせるように最適化された高度で柔軟な ALM (アダプティブ・ロジック・モジュール)によって構築されています。単一の ALM 入力は、多入力のファンクションを高速に移動させ、残りの資源を小入力ファンクションに効率的に使用させることで、2つの出力ファンクションを柔軟に割り当てることができます。

図 1. Stratix II GX ALM (アダプティブ・ロジック・モジュール)

Stratix II GX ALM は表 2 のいずれかのコンフィギュレーションにプログラムすることができます。
Stratix II GX のコンフィギュレーションの詳細については、Stratix II GX デバイス・ハンドブック および Stratix II デバイス・ハンドブック を参照してください。

表 2. Stratix II GX のALM構成

コンフィギュレーション 説明
アダプティブ LUT 2つのファンクションで構成されるモードは、入力の共有化によってそれぞれ最大 6 入力まで対応可能です。 2 つの 4 入力構成にするモードでは、第一世代の Stratix デバイスと互換性を持ちます。
拡張 LUT いくつかの 7 入力ファンクションを実装します
演算 2 つの 4 入力LUTによる演算ファンクション
共有演算 1つのキャリー・チェイン内の3つの数値を加算します。

各 Stratix II GX ALM は、LUT 入力の拡張能力によって、従来の 4 入力 LUT 構造よりも多くのロジック容量を収容できます。これにより総ロジック使用率を抑えるだけでなく、平均配線使用率も低減させることができます(図 2 参照)。

高集積 FPGA では平均配線使用率が上昇して、レジスタ間の遅延が増大してしまいます。配線遅延は、デザイン・サイズが大きくなるほどレジスタ間の全遅延の大きな部分を占めるようになります。 100,000 個以上の LE を持つデザインでは、配線遅延が最大で全遅延の 80% を占める場合もあります。 Stratix II GX デバイスは、コア遅延の最大要素を低減してこの問題に対処しており、これによりクロック周波数を高くすることができます。

図 2. Stratix II GX デバイスによる平均配線使用率の低減

ALM 性能の利点

Stratix II GX ALM は従来の 4 入力 LUT 構造を上回り、ロジック容量を拡張して、5 入力、6 入力、または 7 入力の任意のロジック・ファンクションを効率的に構築します。 Stratix II GX ロジック構造では、各 ALM が入力数の多いファンクションをサポートして以下を実現することにより、平均 50% の性能向上と 25% の効率向上を達成します。

  • 組み合わせロジック全体で必要なロジック・レベル数の低減
  • 4 入力 LUT の実装に必要な追加のプログラマブル配線の削減
  • 一般配線リソースの要求に対するストレスの緩和