Stratix II FPGA ファミリには次の機種があります。  

  • Stratix IIデバイスは1.2V、15,600から179400相当のロジック·エレメント(LE)、9メガビットまでの内蔵RAM 、1170ユーザーまでのI / Oピン、 lデジタル信号処理 (DSP) ブロック使用に最適化された最大384(18 x 18)のエンベッド・マルチプライヤなどを備えた90nm SRAM プロセスに基づいています。
  • Stratix II GXデバイスでは、最大20の全二重、高性能、マルチギガビットのトランシーバとStratix IIアーキテクチャを融合しています。トランシーバは600 Mbpsから6.375 Gbpsのオペレーション範囲全体にわたり優れたジッタ性能を提供します。

Stratix II のアーキテクチャ

Stratix II の機能

機能 説明
アーキテクチャの性能と効率
業界最大のFPGA Stratix II は最新の 90 nm テクノロジで構築されており、比類のない集積度とロジック効率を提供します。Stratix II は、競合FPGA よりも 5 % 多いロジック、50% 多いメモリ、4 倍のDSP リソース、そして 21% 多いユーザ I/O を搭載しています。さらにStratix II は ASIC のテープ・アウト前にデザインの検証が重要な場合の ASIC のプロトタイプ・アプリケーションに最適です。
革新的なロジック構造 Stratix II FPGA は、以前の FPGA ファミリと比較して、同じファンクションを 25% 少ないロジック・リソースで実現可能で、性能は平均 50% 高速化するよう管理する革新的なロジック・アーキテクチャを備えています。
Stratix II と Stratix デバイスの相違点 Stratix II アーキテクチャは、業界最高速の FPGA アーキテクチャであり、大きな成功を収めた Stratix アーキテクチャをベースにした先進機能を提供します。さらに、革新的な新しいロジック構造、DPA (Dynamic Phase Alignment) 回路によるソース・シンクロナス信号方式、コンフィギュレーション・ビットストリーム暗号化技術によるデザイン・セキュリティなどの機能が追加されています。
ソース・シンクロナス信号方式、高い I/O バンド幅、および高速インタフェース
Stratix II デバイスのソース・シンクロナス信号方式 Stratix II デバイスは、152のレシーバと156のトランスミッタ・チャネルを提供し、最大 1.040 Gbps のデータ・レートに対してソース・シンクロナス信号方式サポートします。
Stratix II DPA Stratix II デバイスは、エンベデッド DPA (Dynamic Phase Alignment) 回路を内蔵することにより、ソース・シンクロナス信号方式技術使用時にスキュー誘発によって生じる信号アライメント問題を排除し、プリント基板(PCB)レイアウトを簡略化できます。
差動 I/O サポート Stratix II FPGA は、最大 1 Gbps のデータ・レートに対して高速差動 I/O サポートを提供し、LVDS、LVPECL、HyperTransport™ 規格など、新たに登場する I/O インタフェースの高性能ニーズに対応します。
Stratix II デバイスのシングルエンド I/O スタンダード Stratix II デバイスは、今日の過酷なシステム要件に不可欠な高バンド幅シングル・エンド標準 I/O インタフェース規格(SSTL、HSTL、PCI、PCI-X)をサポートしています。
ソース・シンクロナス・プロトコル Stratix II デバイスは、柔軟性および迅速な「Time-to-Market」を実現するために、広範な高速インタフェース規格(SPI-4.2、SFI-4、10 Gigabit イーサネット XSBI、HyperTransport、RapidIO™、NPSI、およびUTOPIA IV)をサポートしています。
デザイン・セキュリティ
Stratix II デバイスのデザイン・セキュリティ Stratix II デバイスは、128 ビット AES (Advanced Encryption Standard) アルゴリズムを用いたコンフィギュレーション・ビットストリーム暗号化によるデザイン・セキュリティをサポートしています。
高いメモリバンド幅と高速外部メモリ・デバイス・インタフェース
Stratix II のTriMatrix メモリ Stratix II FPGA の TriMatrix メモリは、最大 9 Mビットの RAM を提供します。この最新のメモリ構造には、多彩な機能をサポートするようにコンフィギュレーション可能な 3 つのサイズのエンベデッド RAM ブロック(M512、M4K、および M-RAM ブロック)が含まれています。
Stratix II デバイスの外部メモリ・インターフェース Stratix II デバイスは、最新の外部メモリ・インタフェースを提供しているため、設計者はデータ・アクセス性能を低下させずに、外部高集積度 SRAM、DRAMデバイスを複雑なシステム・デザインに組み込むことができます。
高性能デジタル信号処理(DSP)
Stratix II DSP ブロック数 Stratix II デバイスは、DSP アプリケーション向けに最適化され、最大450 MHz で動作可能な高性能エンベデッド DSP ブロックを内蔵しています。DSP ブロックにより、アプリケーションにおける性能上の障害がなくなり、予測可能な信頼性の高い性能が得られるため、性能を維持しながらリソースの節約が可能です。
Stratix II のDSP 性能 Stratix II デバイスは、DSP プロセッサよりも高いデータ処理能力を有し、システム性能を最大にします。
Soft Multipliers in Stratix II のソフト・マルチプライヤ Stratix II デバイスでは、異なるデータ幅と待ち時間にコンフィギュレーション可能なソフト・マルチプライヤを柔軟に実装できます。ソフト・マルチプライヤは、DSP ブロックに加えて非常に高い DSP スループットを提供します。
システム・クロック管理
Stratix II クロック管理回路 各 Stratix II デバイスは、高性能ファンクションまたはグルーバル・コントロール信号をクロック駆動するのに使用できる最大 16 個の高性能、低スキュー・グローバル・クロックを備えています。加えて、1 領域あたり 8 個のローカライズ(領域)クロックにより、どの領域でも合計クロック数が 24 に増えます。この高速クロック・ネットワーク網は多数の PLL と密接に連携し、ほとんどの複雑なデザインを最適な性能および最小クロッキング・スキューで確実に実行します。
Stratix II クロック管理回路機能 Stratix II デバイスは、最大 12 のプログラマブル PLL を特長としており、システム性能を最大限に高める堅牢なクロック管理機能と周波数合成機能を備えています。PLL は、クロック切り換え、PLL リコンフィギュレーション、スペクトラム拡散クロッキング、周波数合成、プログラマブル位相シフト、プログラマブル遅延シフト、外部フィードバック、プログラマブル・バンド幅など、ハイ・エンドの機能を備えています。これらの機能により、設計者は Stratix II デバイスの内部または外部でシステム・タイミングを管理できます。
On-Chip Termination
Stratix II のOn-Chip Termination 技術 Stratix II デバイスの On-Chip Terminationは、内蔵直列および差動終端をサポートし、反射防止と信号精度の改善によって、システム性能を最大限に高めるとともに、基板レイアウトの単純化を図ることができます。
リモート・システム・アップグレード機能
Stratix II のリモート・システム・アップグレード Stratix II デバイスは、リモート・システム・アップグレード機能を特長としており、遠方から安全で信頼性の高い方式でエラー・フリーのシステム・アップグレードが可能です。
CRC (Cyclic Redundancy Code) 自動チェック機能
CRC Stratix II デバイスは32ビット CRCの自動チェック機能を搭載しています。内蔵されたCRCチェッカーはQuartus® II ソフトウェア上でクリックするだけで利用可能です。FPGA上で起こるSEU(single event upset:放射線によるデータのビット反転)問題に最もコスト効果が高いソリューションです。
エンベデッド・ソフト・コア・プロセッサ
Stratix II デバイスとNios® II エンベッド・プロセッサ 最新のアーキテクチャを備えた Stratix II デバイスに、Nios II エンベデッド・プロセッサを組み合わせれば、ネットワーク、テレコミニュケーション、DSP アプリケーション、大容量ストレージ、そして高バンド幅システムのニーズに応える比類のない処理能力が得られます。 Stratix II デバイスは、最新の Nios II プロセッサの全体的なシステム性能を改善します。

Stratix II GX FPGA トランシーバの機能

機能 説明
優れたシグナル・インテグリティ トランスミッタはジッタの発生が少なく、最大 500% のプリエンファシスが可能です。 レシーバは優れたジッタ・トレランスおよび最大 17dB のイコライザ機能を備えています。
低消費電力 トランシーバの消費電力は 6.375 Gbps でチャネルあたり 225 mW、3.125 Gbps でチャネルあたりわずか 125 mW です。
PCS サポート (ハード IP) トランシーバは以下の PCS ブロックをサポートしています。 PCI Express PIPE 準拠 PCS、CEI-6G-LR/SR, 8B/10B エンコーダ/デコーダ、 XAUI ステート・マシンおよびチャネル結合、ギガビット・イーサネット・ステート・マシン、SONET、8b/10b および 8/10/16/20/32/40 ビット・インタフェース (FPGA コアへのインタフェース)。
システム・レベル診断機能 シリアル・ループバック、リバース・シリアル・ループバック、PRBS ジェネレータおよびチェッカとレジスタ・ベース・インタフェースにより、プリエンファシス、イコライザおよび差動出力電圧のダイナミック・リコンフィギュレーションが容易になります。
機能 デバイス
EP2S15 EP2S30 EP2S60 EP2S90 EP2S130 EP2S180
Adaptive Logic Modules (ALMs) (1) 6,240 13,552 24,176 36,384 53,016 71,760
同等ロジック・エレメント (LE) 数 (1) 15,600 33,880 60,440 90,960 132,540 179,400
M512 RAM ブロック数 (512 ビット + パリティ) 104 202 329 488 699 930
M4K RAM ブロック数(4 Kビット + パリティ) 78 144 255 408 609 768
M-RAM ブロック数 (512 Kビット + パリティ) 0 1 2 4 6 9
RAM 総ビット数 419,328 1,369,728 2,544,192 4,520,448 6,747,840 9,383,040
DSP ブロック数 12 16 36 48 63 96
エンベッドマルチプライヤ (18ビット x 18ビット) (2) 48 64 144 192 252 384
フェーズ・ロック・ループ (PLLs) (3) 6 6 12 12 12 12
最大ユーザ I/O ピン数 366 500 718 902 1,126 1,170
デバイス配給状況 Buy Now Buy Now Buy Now Buy Now Buy Now Buy Now
Notes:
  1. 各 ALM は 2.5 LE に相当します。
  2. Stratix II の各 DSP ブロック は 4 個の 18 ビット x 18 ビット乗算器または 1 個の 36 ビット x 36 ビット乗算器を実装できます。1 デバイスあたりの 36ビット×36 ビット乗算器の総数は、18×18 ビット乗算器の総数を 4 で除算して求めます。
  3. fast PLL とenhanced PLL の両方を含みます

パッケージ・サイズ (mm x mm) 
デバイス
EP2S15 EP2S30 EP2S60 EP2S90 EP2S130 EP2S180
484 ピン FineLine BGA®
(23 x 23)
342 342 334      
484 ピン Hybrid FBGA
(27 x 27)
      308 (1)    
672 ピン FineLine BGA
(27 x 27)
366 500 492      
780 ピン  FineLine BGA
(29 x 29)
      534 (1) 534 (1)  
1,020 ピン  FineLine BGA
(33 x 33)
    718 758 742 742
1,508 ピン  FineLine BGA
(40 x 40)
      902 1,126 1,170
Notes:

ユーザの I/O 数は暫定仕様であり、変更されることがあります。

デバイス パッケージ (1) スピードグレード
EP2S15 484-pin FBGA
672-pin FBGA
-4
EP2S30 484-pin FBGA
672-pin FBGA
-4
EP2S60 484-pin FBGA
672-pin FBGA
1,020-pin FBGA
-4
EP2S90 780-pin FBGA
1,020-pin FBGA
1,508-pin FBGA
-4
EP2S130

780-pin FBGA
1,020-pin FBGA
1,508-pin FBGA

-4
EP2S180

1,020-pin FBGA
1,508-pin FBGA

-4
Notes:

BGA: ball-grid array
FBGA: FineLine BGA package
MBGA: Micro FineLine BGA package
UBGA: Ultra FineLine BGA package
PDIP: plastic dual in-line
PLCC: plastic J-lead chip carrier
PQFP: plastic quad flat pack
RQFP: power quad flat pack
SOIC: small-outline integrated circuit
TQFP: thin-quad flat pack

機能 デバイス
EP2SGX30C/D EP2SGX60C/D/E EP2SGX90E/F EP2SGX130G
トランシーバ・データ・レート 600 Mbps–6.375 Gbps
ALE (Adaptive Logic Modules) (2) 13,552 24,176 36,384 53,016
同等ロジック・エレメント (LE) 数 (2) 33,880 60,440 90,960 132,540
LVDS チャネル数
29 29 45 78
M512 RAM ブロック数
202 329 488 699
M4K RAM ブロック数
144 255 408 609
M-RAM ブロック数
1 2 4 6
RAM 総ビット数
1,369,728 2,544,192 4,520,448 6,747,840
DSP ブロック数
16 36 48 63
エンベデッド乗算器数 (18 ビット x 18 ビット) (3) 64 144 192 252
PLLs (4) 4 4/4/8 8 8
出荷状況 販売中 販売中 販売中 販売中
Notes:
  1. これらの情報は暫定仕様であり、変更されることがあります。
  2. 各 ALE は 2.5 LE に相当します。
  3. Stratix II GX の各 DSP ブロック は 4 個の 18 ビット x 18 ビット乗算器または 1 個の 36 ビット x 36 ビット乗算器を実装できます。1 デバイスあたりの 36ビット×36 ビット乗算器の総数は、18×18 ビット乗算器の総数を 4 で除算して求めます。
  4. enhanced PLL と fast PLL の両方を含みます。
デバイス トランシーバ・チャネル数 LVDS チャネル数 デバイス・パッケージおよびユーザ I/O ピン数
受信 送信 F780 (29 mm) ユーザ I/O ピン数 F1152 (35 mm)  ユーザ I/O ピン数
F1508 (40 mm)  ユーザ I/O ピン数
EP2SGX30C 4 31 29 361
EP2SGX60C 4 31 29 364
EP2SGX30D 8 31 29 361
EP2SGX60D 8 31 29 364
EP2SGX60E 12 42 (3) 42 534
EP2SGX90E 12 47 (3) 45 558
EP2SGX90F 16 59 (3) 59 650
EP2SGX130G 20 73 (3) 71 734
Notes:
  1. 上の表に示す各パッケージの総 I/O ピン数には、専用クロック・ピンおよび専用高速 I/O ピンが含まれます。 ただし、これらの数字には高速 I/O 機能用の高速ピンやクロック基準ピンは含まれていません。
  2. ユーザ I/O 数は暫定仕様であり、変更されることがあります。
  3. 2つの追加チャネルとして使用可能な差動レシーバ用の2つの差動クロック入力を含んでいます。
デバイス パッケージ スピード・グレード
EP2SGX30D 780-pin FBGA -4
EP2SGX60D 780-pin FBGA -4
EP2SGX60E 1,152-pin FBGA -4
EP2SGX90E 1,152-pin FBGA -4
EP2SGX90F 1,508-pin FBGA -4
EP2SGX130G 1,508-pin FBGA -4