Stratix® 10 FPGA & SoC は、性能、電力効率、集積度、およびシステム・インテグレーションにおいて、業界でも前例のないブレークスルー・アドバンテージをもたらします。革新的な HyperFlex コア・ファブリック・アーキテクチャーを搭載し、 インテル® 14 nm  トライゲート・プロセスで製造される Stratix®10 デバイスは、前世代の高性能 FPGA に比べ 2 倍のコア性能向上最大 70 % の消費電力削減を実現します。Stratix® 10 ファミリーの一覧を表示 >>

Stratix® 10 FPGA & SoC のシステム・インテグレーションには、以下のブレークスルーが含まれています。


Stratix® 10 デバイスは、これらのかつてない機能により、ワイヤライン/ワイヤレス通信、コンピューティング、ストレージ、防衛機器、放送機器、医療機器、テスト & 計測機器など、ほぼすべてのエンドマーケットにおける次世代高性能システムの設計課題への対処を可能にします。

 

56Gbps PAM-4 および 30Gbps NRZ 変調に対応する Stratix® 10 TX のデュアル・モード・トランシーバー・テクノロジーのデモをご覧ください。

Stratix® 10 GX/SX ファミリーの概要表

Stratix® 10 TX の概要表

Stratix® 10 ファミリータイプの概要

タイプ 説明
Stratix® 10 GX FPGA

最大 10 TFLOPS の浮動小数点性能と、チップ-モジュール間、チップ間、およびバックプレーン・アプリケーションで最大 30 Gbps トランシーバーのサポートにより、高スループット・システムの高い性能要件を満たします。

Stratix® 10 SX SoC

Stratix® 10 GX デバイスの全機能に加え、すべての集積度で 64 ビット・クアッドコア ARM Cortex-A53 プロセッサーをハード・プロセッサー・システムに搭載しています。

Stratix® 10 TX FPGA Stratix® 10 TX FPGA は、H および E トランシーバー・タイルを組み合わせて業界で最も進んだトランシーバー機能を提供します。E タイルはデュアルモード・トランシーバーの機能を提供し、1 つのトランシーバー・チャネルを最大 56 Gbps (PAM-4 モードの場合)、または最大 30 Gbps (NRZ モードの場合) で動作できるようにします。Stratix® 10 TX FPGA はまた、Stratix® 10 GX & SX バージョンのその他のブレークスルー・イノベーションもサポートしています。
Stratix® 10 MX FPGA

Stratix® 10 MX FPGA は、パッケージ内に 3D スタック高帯域幅メモリー 2 (HBM2) を収容して Stratix® 10 FPGA & SoC のプログラマビリティーとフレキシビリティーを兼ね備えています。Stratix® 10 MX FPGA は H および E トランシーバー・タイルの両方をサポートします。

Stratix® GX/SX デバイスファミリーの一覧

PDF 版を参照
 
パート # デバイス名

10SG050

10SX050
 

10SG065

10SX065

10SG085

10SX085

10SG110

10SX110

10SG165

10SX165
 

10SG210

10SX210

10SG250

10SX250

10SG280

10SX280

10SG450

10SX450

10SG550 

10SX550

Stratix 10 製品

GX 500

SX 500
 

GX 650

SX 650

GX 850

SX 850

GX 1100

SX 1100

GX 1650

SX 1650
 

GX 2100

SX 2100

GX 2500

SX 2500

GX 2800

SX 2800

GX 4500

SX 4500
 

GX 5500

SX 5500

等価LE1 484,000 646,000 841,000 1,092,000 1,624,000 2,005,000 2,422,000 2,753,000 4,463,000 5,510,000

アダプティブ・ロジック・モジュール数
(ALMs)

164,160 218,880 284,960 370,080 550,540 679,680 821,150 933,120 1,512,820 1,867,680
ALM レジスター数 656,640 875,520 1,139,840 1,480,320 2,202,160 2,718,720 3,284,600 3,732,480 6,051,280 7,470,720
Hyper-Register 数百万個の Hyper-Register をモノリシック FPGA ファブリック全体に分散配置
合成可能クロックツリー数 数千個の合成可能クロックツリー
最大トランシーバー数 24 24 48 48 96 96 144 144 72 72

GXT 全二重
トランシーバ数
(30 Gbps)

16 16 32 32 64 64 96 96 48 48

GX全二重

トランシーバー数
(17.4 Gbps)

8 8 16 16 32 32 48 48 24 24
M20K
メモリーブロック数
2,196 2,583 3,477 4,401 5,851 6,501 9,963 11,721 7,033 7,033
M20K メモリー
(Mb)
43 50 68 86 114 127 195 229 137 137
MLAB メモリー
(Mb)
3 3 4 6 8 11 13 15 23 29

可変精度 DSP

ブロック数

1,152 1,440 2,016 2,520 3,145 3,744 5,011 5,760 1,980 1,980
18x19
乗算器数
2,304 2,880 4,032 5,040 6290 7,488 10,022 11,520 3,960 3,960
固定小数点性能(TMACS)2 4.6 5.8 8.1 10.1 12.6 15.0 20.0 23.0 7.9 7.9
単精度浮動小数点性能(TFLOPS)3 1.8 2.3 3.2 4.0 5.0 6.0 8.0 9.2 3.2 3.2
最大ユーザー I/O
ピン数
488 488 736 736 704 704 1160 1160 1640 1640
PCIe®
ハード IP ブロック数
(Gen3)
1 1 2 2 4 4 6 6 3 3
セキュア・デバイス・マネージャ数 AES-256/SHA-256 bitsream encryption/authentication, physically unclonable function (PUF), ECDSA 256/384 boot code authentication, side channel attack protection
ハード・プロセッサー・システム数4 Quad-core 64 bit ARM® Cortex®-A53 up to 1.5 GHz with 32 KB I/D cache, NEONTM coprocessor, 1 MB L2 cache, direct memory access (DMA), system memory management unit, cache coherency unit, hard memory controllers, USB 2.0 x2, 1G EMAC x3, UART x2, SPI x4, I2C x5, general-purpose timers x7, watchdog timer x4
Notes:
  1. LE 数はデバイス間での比較用であり、競合 FPGA 製品に対しては控えめな数値となっています。
  2. 固定小数点性能 (TMACS) は、プリアダーの使用を前提としています。
  3. 浮動小数点性能は、IEEE 754 に準拠した単精度です。
  4. クアッドコア ARM Cortex-A53 ハード・プロセッサー・システムは、Stratix® 10 SX SoC デバイスのみ対応しています。

Stratix® 10 GX/SX のパッケージオプションおよび I/O ピン(汎用 I/O ピン、3V I/O ピン、LVDS ペア、トランシーバー)1,2

PDF 版を参照1,2
パート #
デバイス名

10SG050

10SX050

10SG065

10SX065

10SG085

10SX085

10SG110

10SX110

10SG165

10SX165

10SG210

10SX210

10SG250

10SX250

10SG280

10SX280

10SG450

10SX450

10SG550 

10SX550

Stratix® 10
製品ライン

GX 500

SX 500

GX 650

SX 650

GX 850

SX 850

GX 1100

SX 1100

GX 1650

SX 1650

GX 2100

SX 2100

GX 2500

SX 2500

GX 2800

SX 2800

GX 4500

SX 4500

GX 5500

SX 5500

F1152 Pin

35mm x 35mm,

1.0mm  ピッチ

344, 8,

172, 24

344, 8,

172, 24

- - - - - - - -

F1760 Pin

42.5mm x 42.5mm,

1.0mm  ピッチ

488, 8,

240, 24

488, 8,

240, 24

688, 16,

336, 48

688, 16,

336, 48

688, 16,

336, 48

688, 16,

336, 48

688, 16,

336, 48

688, 16,

336, 48

- -

F2112 Pin

47.5mm x 47.5mm,

1.0mm   ピッチ

- -

736, 16,

360, 48

736, 16,

360, 48

- - - - - -

F2112 Pin

47.5mm x 47.5mm,

1.0mm   ピッチ

- - - -

648, 24,

312, 72

648, 24,

312, 72

648, 24,

312, 72

648, 24,

312, 72

- -

F2112 Pin

47.5mm x 47.5mm,

1.0mm   ピッチ

- - - - -

-

- -

648,24,

312, 72

648,24,

312, 72

F2397 Pin

50mm x 50mm,

1.0mm   ピッチ

- - - - - -

1160, 8,

576, 16

1160, 8,

576, 16

1256, 8,

624, 16

1256, 8,

624, 16

F2397 Pin

50mm x 50mm,

1.0mm   ピッチ

- - - -

704, 32,

336, 96

704, 32,

336, 96

704, 32,

336, 96

704, 32,

336, 96

- -

F2597 Pin

52.5mm x 52.5mm,

1.0mm   ピッチ

- - - - - -

432, 48,

216, 144

432, 48,

216, 144

- -

F2597 Pin

55mm x 55mm,

1.0mm   ピッチ

- - - - - - 1160, 8, 576, 24 1160, 8, 576, 24

1640, 8,

816, 16

1640, 8,

816, 16

Notes:
  1. 高電圧 I/O ピンは、3.3V および 2.5V のインターフェイスに使用されます。
  2. 一部の  Arria® 10 デバイスは、Stratix® 10 デバイスへのピン・マイグレーションが可能です。詳細は、弊社販売代理店までお問い合わせください。
  3. 暫定情報であり、変更となる可能性があります。

バーティカル・マイグレーションのサポートが記載された Stratix® 10 FPGA & SoC ファミリー・パッケージ・プランについては、PDF 版の Stratix 10 デバイスファミリー一覧 をダウンロードしてご覧ください。

Stratix® 10 FPGA & SoC の特長

性能におけるブレークスルーを実現する業界最高性能の FPGA & SoC


帯域幅の障壁を解消

  • 従来世代の FPGA の 7 倍の帯域幅を提供する、最大 56 Gbps のデータレートを実現するトランシーバー・タイル (L、H、および E タイル)
    • デュアルモード・トランシーバー (E タイル) は、最大 56 Gbps の PAM-4 と 30 Gbps の NRZ をサポート
    • 単一パッケージに最大 144 個の全二重トランシーバーを搭載
  • Hybrid Memory Cube のサポートによる 2.5 Tbps を超えるシリアルメモリー帯域幅
  • DDR4 at 2666 Mbps のサポートによる 2.3 Tbps を超える並列メモリー・インターフェイス帯域幅


運用費 (OpEX) を削減

  • Stratix® 10 は、プロセステクノロジーにおけるインテル® のリーダーシップを利用して、電力効率が最も高いテクノロジーを提供
    • 前世代のハイエンド FPGA & SoC に比べて消費電力を最大 70% 削減
    • 単精度浮動小数点演算において最大 80 GFLOPs/W の電力効率
  • ワットあたりの性能に最適化されたクアッドコア ARM* Cortex*-A53 プロセッサー


最高レベルのシステム・インテグレーション

  • 5.5M ロジックエレメントを搭載した業界最高集積度のモノリシック FPGA デバイス
  • トランシーバーその他の先進的コンポーネントを統合したヘテロジニアス 3D SiP ソリューション
  • 64 ビット・クアッドコア ARM* Cortex*-A53 により、ハードウェア仮想化、システム管理・監視機能、アクセラレーション・プリプロセッシングなどが可能


最も包括的な高性能 FPGA セキュリティー機能を搭載

  • コンフィグレーション・コードの柔軟なアップデートを可能にする Secure Device Manager (SDM) を搭載
  • 多要素認証
  • PUF (Physically Unclonable Function)


市場投入期間を短縮

  • Arria® 10 デバイスで開発を開始して、フットプリント互換の Stratix 10 デバイスに移行
  • 補完的な Enpirion® PowerSoC により、Stratix® 10 FPGA & SoC の性能向上、システム消費電力削減、信頼性向上、実装面積縮小、市場投入期間短縮を可能にする完全な検証済みパワー・ソリューションを提供


最適化された FPGA & SoC 開発ソフトウェアによって高い設計生産性を実現

  • 数百万 LE の FPGA デザインに最適化された新しい Spectra-Q™ エンジン
    • コンパイル時間を最大 1/8 に短縮
    • デザインのイタレーションを大幅に削減
    • デザインを HyperFlex™ アーキテクチャーに最適化する Hyper-Aware デザインフロー
  • FPGA で実装しやすいデザイン環境を提供する、インテル® FPGA SDK for OpenCL* を使用した C ベースのデザイン入力
  • インテル® FPGA SDK for OpenCL* によるヘテロジニアス C ベース・モデリングおよびハードウェア・デザイン
  • ARM* Development Suite* (DS-5*) Intel® FPGA Edition ツールキットを搭載したインテル® FPGA SoC EDS によるヘテロジニアス・デバッグ、プロファイリング、およびチップ全体の可視化