概要

インテル® Stratix® 10 FPGA & SoC は、性能、電力効率、集積度、およびシステム・インテグレーションにおいて、業界でも前例のないブレークスルー・アドバンテージをもたらします。革新的な インテル® HyperFlex FPGA アーキテクチャーを搭載し、インテル® 14 nm  トライゲート・プロセスで製造される インテル® Stratix®10 デバイスは、前世代の高性能 FPGA に比べ 2 倍のコア性能向上最大 70 % の消費電力削減を実現します
 

インテル® Stratix® 10 FPGA & SoC のシステム・インテグレーションには、以下のブレークスルーが含まれています。


インテル® Stratix® 10 デバイスは、これらのかつてない機能により、ワイヤライン/ワイヤレス通信、コンピューティング、ストレージ、防衛機器、放送機器、医療機器、テスト & 計測機器など、ほぼすべてのエンドマーケットにおける次世代高性能システムの設計課題への対処を可能にします。

インテル® Stratix® 10 デモビデオ

インテル® Stratix® 10 TX FPGA のデモ

58G PAM4 テクノロジーを搭載した新しいインテル® Stratix® 10 TX FPGA のデモをご覧ください。

インテル® HyperFlex™ FPGA アーキテクチャー

インテル® Stratix® 10 デバイスのインテル® HyperFlex™ FPGA アーキテクチャーでは、2 倍の fMAX 性能を提供します。このビデオでは、元のデザインと最適化したデザインを並べて比較します。

PCIe* Gen3 - DDR4 間 DMA 転送

インテル® Stratix® 10 デバイスは、PCIe* とメモリー・コントローラーのハード IP ブロックを搭載しています。Avalon* Memory Mapped 機能 + Direct Memory Access (DMA) 機能と組み合わせることで、高性能のリファレンス・デザインを作成できます。

概要表

インテル® Stratix® 10 GX/SX ファミリーの概要表

インテル® Stratix® 10 TX ファミリーの概要表

インテル® Stratix® 10 MX ファミリーの概要表

インテル® Stratix® 10 ファミリータイプの概要

タイプ 説明
インテル® Stratix® 10 GX FPGA

最大 10 TFLOPS の浮動小数点性能と、チップ-モジュール間、チップ間、およびバックプレーン・アプリケーションで最大 28.3 Gbps トランシーバーのサポートにより、高スループット・システムの高い性能要件を満たします。

インテル® Stratix® 10 SX SoC インテル® Stratix® 10 GX デバイスの全機能に加え、すべての集積度で 64 ビット・クアッドコア ARM* Cortex*-A53 プロセッサーをハード・プロセッサー・システムに搭載しています。
インテル® Stratix® 10 TX FPGA インテル® Stratix® 10 TX FPGA は、H および E トランシーバー・タイルを組み合わせて業界で最も進んだトランシーバー機能を提供します。E タイルはデュアルモード・トランシーバーの機能を提供し、1 つのトランシーバー・チャネルを最大 58 Gbps (PAM4 モードの場合)、または最大 30 Gbps (NRZ モードの場合) で動作できるようにします。インテル® Stratix® 10 TX FPGA はまた、インテル® Stratix® 10 GX & SX バージョンのその他のブレークスルー・イノベーションもサポートしています。
インテル® Stratix® 10 MX FPGA

インテル® Stratix® 10 MX FPGA は、パッケージ内に 3D スタック高帯域幅メモリー 2 (HBM2) を収容して インテル® Stratix® 10 FPGA & SoC のプログラマビリティーとフレキシビリティーを兼ね備えています。インテル® Stratix® 10 MX FPGA は H および E トランシーバー・タイルの両方をサポートします。

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インテル® Stratix® GX/SX デバイスファミリーの一覧

 

PDF版を参照
 

パーツ番号# デバイス名

1SG040

1SX040  

1SG065

1SX065

1SG085

1SX085

1SG110

1SX110

1SG165

1SX165  

1SG210

1SX210

1SG250

1SX250

1SG280

1SX280

1SG450

1SX450

1SG550 

1SX550

インテル® Stratix® 10 製品

GX 400

SX 400  

GX 650

SX 650

GX 850

SX 850

GX 1100

SX 1100

GX 1650

SX 1650  

GX 2100

SX 2100

GX 2500

SX 2500

GX 2800

SX 2800

GX 4500

SX 4500  

GX 5500

SX 5500

等価 LE 数1 378,000 612,000 841,000 1,092,000 1,624,000 2,005,000 2,422,000 2,753,000 4,463,000 5,510,000
アダプティブ・ロジック・モジュール数
(ALM)
128,160 207,360 284,960 370,080 550,540 679,680 821,150 933,120 1,512,820 1,867,680
ALM レジスター数 512,640 829,440 1,139,840 1,480,320 2,202,160 2,718,720 3,284,600 3,732,480 6,051,280 7,470,720
HyperFlex™ FPGA アーキテクチャーのHyper-Register 数 数百万個の Hyper-Register をモノリシック FPGA ファブリック全体に分散配置
合成可能クロックツリー数 数百個の合成可能クロックツリー

最大トランシーバー数

24 48 48 48 96 96 96 96 24 24

GXT 全二重
トランシーバー数
(30 Gbps)

16 32 32 32 64 64 64 64 16 16

GX全二重

トランシーバー数
(17.4 Gbps)

8 16 16 16 32 32 32 32 8 8
M20K
メモリーブロック数
1,537 2,489 3,477 4,401 5,851 6,501 9,963 11,721 7,033 7,033
M20K メモリー
(Mb)
30 49 68 86 114 127 195 229 137 137
MLAB メモリー
(Mb)
2 3 4 6 8 11 13 15 23 29

可変精度DSP

ブロック数

648 1,152 2,016 2,520 3,145 3,744 5,011 5,760 1,980 1,980
18 x 19
乗算器数
1,296 2,304 4,032 5,040 6,290 7,488 10,022 11,520 3,960 3,960
固定小数点性能(TMACS)2 2.6 4.6 8.1 10.1 12.6 15.0 20.0 23.0 7.9 7.9
単精度浮動小数点性能(TFLOPS)3 1.0 1.8 3.2 4.0 5.0 6.0 8.0 9.2 3.2 3.2
最大ユーザー I/O
ピン数
392 400 736 736 704 704 1,160 1,160 1,640 1,640
PCIe*
ハード IP ブロック数
(Gen3)
1 2 2 2 4 4 4 4 1 1

セキュア・デバイス・マネージャー数
AES-256/SHA-256 bitsream encryption/authentication, physically unclonable function (PUF), ECDSA 256/384 boot code authentication, side channel attack protection
ハード・プロセッサー・システム数4 Quad-core 64 bit ARM Cortex-A53 up to 1.5 GHz with 32 KB I/D cache, NEON* coprocessor, 1 MB L2 cache, direct memory access (DMA), system memory management unit, cache coherency unit, hard memory controllers, USB 2.0 x2, 1G EMAC x3, UART x2, SPI x4, I2C x5, general-purpose timers x7, watchdog timer x4
Notes:
  1. LE 数はデバイス間での比較用であり、競合 FPGA 製品に対しては控えめな数値となっています。
  2. 固定小数点性能 (TMACS) は、プリアダーの使用を前提としています。
  3. 浮動小数点性能は、IEEE 754 に準拠した単精度です。
  4. クアッドコア ARM* Cortex*-A53 ハード・プロセッサー・システムは、インテル® Stratix® 10 SX SoC デバイスのみ対応しています。
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インテル® Stratix® 10 GX/SX のパッケージオプションおよび I/O ピン

PDF 版を参照1,2
 パーツ番号# デバイス名

1SG040

1SX040

1SG065

1SX065

1SG085

1SX085

1SG110

1SX110

1SG165

1SX165

1SG210

1SX210

1SG250

1SX250

1SG280

1SX280

1SG450

1SX450

1SG550

1SX550

インテル® Stratix® 10 製品ライン

GX 400

SX 400

GX 650

SX 650

GX 850

SX 850

GX 1100

SX 1100

GX 1650

SX 1650

GX 2100

SX 2100

GX 2500

SX 2500

GX 2800

SX 2800

GX 4500

SX 4500

GX 5500

SX 5500

F1152 ピン

35 mm x 35 mm,

1.0 mm ピッチ

392, 8,

192, 24

392, 8,

192, 24

- - - - - - - -

F1760C ピン

42.5 mm x 42.5 mm,

1.0 mm ピッチ

-

400, 16,

192, 48

-

-

-

-

-

-

- -

F1760A ピン

42.5 mm x 42.5 mm,

1.0 mm ピッチ

- -

688, 16,

336, 48

688, 16,

336, 48

688, 16,

336, 48

688, 16,

336, 48

688, 16,

336, 48

688, 16,

336, 48

- -

F2112 ピン

47.5 mm x 47.5 mm,

1.0 mm ピッチ

- -

736, 16,

360, 48

736, 16,

360, 48

-

-

-

-

- -

F2397 ピン

50 mm x 50 mm,

1.0 mm ピッチ

- - - -

704, 32,

336, 96

704, 32,

336, 96

704, 32,

336, 96

704, 32,

336, 96

- -

F2597 ピン

55 mm x 55 mm,

1.0 mm ピッチ

- - - - - -

1160,8,

576,24

1160,8,

576, 24

1640, 8,

816, 24

1640, 8,

816, 24

Notes:
  1. 高電圧 I/O ピンは、3.0V および 2.5V のインターフェイスに使用されます。
  2. 一部の インテル® Arria® 10 デバイスは、インテル® Stratix® 10 デバイスへのピン・マイグレーションが可能です。詳細は、弊社販売代理店までお問い合わせください。
  3. 暫定情報であり、変更となる可能性があります。

バーティカル・マイグレーションのサポートが記載された インテル® Stratix® 10 FPGA & SoC ファミリー・パッケージ・プランについては、PDF 版の インテル® Stratix® 10 デバイスファミリー一覧 をダウンロードしてご覧ください。

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インテル® Stratix® 10 FPGA & SoC の特長

 性能におけるブレークスルーを実現する業界最高性能の FPGA & SoC


帯域幅の障壁を解消

  • 従来世代の FPGA の 7 倍の帯域幅を提供する、最大 58 Gbps のデータレートを実現するトランシーバー・タイル (L、H、および E タイル)
    • デュアルモード・トランシーバー (E タイル) は、最大 58 Gbps の PAM4 と 30 Gbps の NRZ をサポート
    • 単一パッケージに最大 144 個の全二重トランシーバーを搭載
  • Hybrid Memory Cube のサポートによる 2.5 Tbps を超えるシリアルメモリー帯域幅
  • DDR4 at 2666 Mbps のサポートによる 2.3 Tbps を超える並列メモリー・インターフェイス帯域幅


運用費 (OpEX) を削減

  • インテル® Stratix® 10 FPGA & SoCは、プロセステクノロジーにおけるインテルのリーダーシップを利用して、電力効率が最も高いテクノロジーを提供
    • 前世代のハイエンド FPGA & SoC に比べて消費電力を最大 70% 削減
    • 単精度浮動小数点演算において最大 80 GFLOPs/W の電力効率
  • ワットあたりの性能に最適化されたクアッドコア ARM* Cortex*-A53 プロセッサー


最高レベルのシステム・インテグレーション

  • 5.5M ロジックエレメントを搭載した業界最高集積度のモノリシック FPGA デバイス
  • トランシーバーその他の先進的コンポーネントを統合したヘテロジニアス 3D SiP ソリューション
  • 64 ビット・クアッドコア ARM* Cortex*-A53 により、ハードウェア仮想化、システム管理・監視機能、アクセラレーション・プリプロセッシングなどが可能


最も包括的な高性能 FPGA セキュリティー機能を搭載

  • コンフィグレーション・コードの柔軟なアップデートを可能にする Secure Device Manager (SDM) を搭載
  • 多要素認証
  • PUF (Physically Unclonable Function)


市場投入期間を短縮

  • インテル® Arria® 10 デバイスで開発を開始して、フットプリント互換の インテル® Stratix® 10 デバイスに移行
  • 補完的な インテル® Enpirion® PowerSoC により、インテル® Stratix® 10 FPGA & SoC の性能向上、システム消費電力削減、信頼性向上、実装面積縮小、市場投入期間短縮を可能にする完全な検証済み電源ソリューションを提供


最適化された FPGA & SoC 開発ソフトウェアによって高い設計生産性を実現

  • 数百万 LE の FPGA デザインに最適化された新しい インテル® Quartus® Prime プロ・エディション 開発ソフトウェア
    • デザインのイタレーションを大幅に削減
    • デザインを インテル® HyperFlex™ FPGA アーキテクチャーに最適化する Hyper-Aware デザインフロー
  • FPGA で実装しやすいデザイン環境を提供する、インテル® FPGA SDK for OpenCL™ を使用した C ベースのデザイン入力
  • インテル® FPGA SDK for OpenCL™ によるヘテロジニアス C ベース・モデリングおよびハードウェア・デザイン
  • ARM* Development Studio 5* (DS-5*) Intel® SoC FPGA Edition ツールキットを搭載したインテル® FPGA SoC EDS によるヘテロジニアス・デバッグ、プロファイリング、およびチップ全体の可視化

OpenCL および OpenCL ロゴは Apple Inc. の商標であり、Khronos の許可を得て使用しています。 

† インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション 16.1 アーリーベータ版を使用して、Stratix® V FPGA とインテル® Stratix® 10 FPGA を比較。コア・ファブリック内の分散レジスターに関するインテル® Stratix® 10 FPGA アーキテクチャーの強化を利用するために、Hyper-Retiming、Hyper-Pipelining、Hyper-Optimization の 3 ステップの最適化プロセスを使用して Stratix® V FPGA デザインの最適化を行いました。デザインの分析には、インテル® Quartus® Prime 開発ソフトウェア・プロ・エディションの Fast Forward Compile 性能調査ツールを使用しました。詳細については、インテル® HyperFlex™ FPGA アーキテクチャーの概要に関するホワイトペーパー https://www.altera.co.jp/content/dam/altera-www/global/en_US/pdfs/literature/wp/wp-01220-hyperflex-architecture-fpga-socs.pdf (英語) を参照してください。実際にユーザーが達成できる性能は、適用されるデザイン最適化のレベルによって異なります。

テストは、特定システムでの特定テストにおけるコンポーネントのパフォーマンスを測定しています。ハードウェア、ソフトウェア、システム構成などの違いにより、実際の性能は掲載された性能テストや評価とは異なる場合があります。購入を検討される場合は、ほかの情報も参考にして、パフォーマンスを総合的に評価することをお勧めします。性能やベンチマーク結果について、さらに詳しい情報をお知りになりたい場合は、http://www.intel.com/benchmarks/ (英語) を参照してください。