インテル® Stratix® 10 FPGA & SoC は、最高レベルのシステム統合とともに最高の性能を提供します。以下に示すさまざまなアプリケーションにおいて次世代高性能システムを実現するために、 Stratix® 10 デバイスが提供する独自の機能と画期的な利点の詳細を紹介します。

インテル® HyperFlex™ FPGA アーキテクチャーの概要

Stratix® 10 FPGA & SoC は、次世代システムが直面する種々の課題に取り組むための新しい インテル® HyperFlex™ FPGA アーキテクチャーを備えています。このアーキテクチャーにより、前世代のハイエンド FPGA の 2 倍のクロック周波数性能と最大 70 % の消費電力削減を実現します。

インテル® HyperFlex™ FPGA アーキテクチャーの利点

スループット向上 デザイン機能強化
  • 2 倍のコアクロック周波数性能を活用し、スループットが飛躍的に向上
  • 高速化されたクロック周波数により、バス幅と IP サイズを縮小し、FPGA リソースをさらに解放して、より優れた機能を追加可能
電力効率の改善 設計者の生産性向上
  • インテル® HyperFlex™ FPGA アーキテクチャーによって実現された IP サイズの小型化により、複数のデバイスにわたっていたデザインを 1 個のデバイスに統合し、前世代のデバイスから最大 70 % 消費電力を削減
  • Hyper-Aware デザインツールを使用して、配線密集とデザインのイタレーションを減らし、性能を改善
  • タイミングマージンの拡大により、タイミングクロージャーを迅速化

インテル® HyperFlex™ FPGA アーキテクチャーは、FPGA ファブリック全域にわたって、バイパス可能な追加のレジスターを埋め込んでいます。Hyper-Register と呼ばれるこの追加レジスターは、すべてのインターコネクト配線セグメントと、すべてのファンクション・ブロックの入力で使用できます。Hyper-Register によって、コア性能の倍増を実現する 3 つの主要なデザイン手法が可能になります。

  • クリティカルパスを解消するきめ細かい Hyper-Retiming
  • 配線遅延を解消するゼロ・レイテンシーの Hyper-Pipelining
  • クラス最高の性能を実現する柔軟な Hyper-Optimization

これらの手法をデザインで使用すると、Hyper-Aware デザインツールは Hyper-Register を自動的に使用して、最大のコアクロック周波数を実現します。

Stratix® 10 デバイスの インテル® HyperFlex™ FPGA アーキテクチャー

インテル® HyperFlex™ FPGA アーキテクチャーによるデザインの最適化

インテル® HyperFlex™ FPGA アーキテクチャーにより、 Hyper-Retiming、 Hyper-Pipelining、および Hyper-Optimization という、2倍の性能を実現する 3 つの主要なデザイン手法が可能になります。これらのアプリケーション・ノート(Stratix® 10 高性能デザイン・ハンドブック (英語) )をお読みになると、これらの性能最適化手法を実施してデザインで最大の性能を実現する方法を学ぶことができます。

インテル® HyperFlex™ FPGA アーキテクチャーによる設計を今すぐ開始

インテル® HyperFlex™ FPGA アーキテクチャーでは、 Hyper-Aware デザインフローを利用します。このフローには、設計者がデザイン性能を迅速に調査し、画期的な性能レベルを達成できる革新的な Fast Forward Compile 機能が含まれています。

Fast Forward Compile は現在利用可能で、Stratix®10 のインテル® HyperFlex™ FPGA アーキテクチャーを使用したデザインを直ちに開始することができます。ライセンスの入手については、販売代理店にお問い合わせください。

今すぐ登録して Fast Forward Compile を利用 >>

Fast Forward Compile デモビデオ

Stratix® 10 デザイン向け Fast Forward Compile 機能に関するこのデモビデオをご視聴ください。このビデオでは、Fast Forward Compile 機能が革新的な性能調査機能をどのように提供するかを紹介し、以下の内容を含め、インテル® HyperFlex™ FPGA アーキテクチャーの 3 つの主要なデザイン最適化の実施方法を説明しています。

  • Hyper-Retiming を有効にするためにリタイミングの制限を克服する方法
  • Hyper-Pipelining を実施するためにデザインを最適化する方法
  • Hyper-Optimization のために性能のボトルネックを特定して克服する方法

この独自の機能の詳細については、 Fast Forward Compile のウェブページ をご覧ください。

今すぐ登録(英語版)

インテル® HyperFlex™ FPGA アーキテクチャーのトレーニングに登録

インテル® HyperFlex™ FPGA アーキテクチャーを使用してデザインの最大性能を引き出すデザイン最適化手法を取り上げた、オンライン・トレーニング(英語版)を提供しています。

ヘテロジニアスなパッケージ・インテグレーション

Stratix® 10 FPGA & SoC は、ヘテロジニアス 3D システム・イン・パッケージ (SiP) インテグレーション・テクノロジーにより、1 つのパッケージでモノリシック FPGA コア・ファブリックを 3D SiP トランシーバー・タイルなどの高度なコンポーネントと統合します。

ホワイトペーパー: Enabling Next-Generation Platforms Using Intel's 3D System-in-Package Technology (英語) を読む。

拡張性と柔軟性の高いソリューション

ヘテロジニアス 3D SiP 統合により、現在と将来のシステム機能要件を満たしながら、1 つのパッケージ内で機能やプロセスノードを効果的に混在させた製品の複数のバージョンを開発するためのスケーラブルで柔軟性の高い方法を実現することができます。

機能とプロセスノードの混在

ヘテロジニアス 3D SiP 統合により、以下に示されるようなシステムレベルの重要な利点が多数実現されます。

  • 高性能:ヘテロジニアスなインテグレーションにより、より高帯域幅のインターフェイス機能を統合し、400 ギガビット ~ 1 テラビットのシステムのニーズを満たすことができます。
  • 消費電力の低減: PCB のディスクリート・コンポーネントに比べ、3D SiP インテグレーションは、長いインターコネクトの駆動に消費される電力の量を削減し、全体的な消費電力を抑えたソリューションを実現します。
  • フォーム・ファクターの縮小: ディスクリート・コンポーネントを 1 つのパッケージに統合することにより、ソリューション全体を著しく小型化でき、配線に使用されるボード面積も縮小できます。

インテルのStratix® 10 デバイス向け EMIB パッケージング技術

インテルは、3D SiP 製品の実装に Embedded Multi Die Interconnect Bridge (EMIB)  というインテルの最先端パッケージング技術を利用します。インテルが特許を持つ EMIB テクノロジーは、製造フローが他のインパッケージ統合テクノロジーよりもシンプルです。

さらに、EMIB を使用すると、シリコン貫通ビア (TSV) や特殊なインターポーザー・シリコンを使用しなくて済むため、性能がより高く、複雑さが抑えられ、シグナル・インテグリティーとパワー・インテグリティーが優れたソリューションを実現できます。EMIB は、基板に組み込まれた小型のシリコン・ブリッジ・デバイスを使用して、ダイ間に超高集積度インターコネクトを提供します。

標準的なフリップチップ・アセンブリーが、チップからパッケージのボールに電源およびユーザー・シグナルを接続します。このアプローチはコア・スイッチングのノイズとクロストークからの干渉を最小限に抑えることで、優れたシグナル・インテグリティーとパワー・インテグリティーを実現します。

今後発売される 製品ファミリーでのこのテクノロジの具体的な実装については、トランシーバー のセクションをご覧ください。

ヘテロジニアス 3D SiP 統合についての詳細

このホワイトペーパーでは、Stratix® 10 FPGA & SoC がヘテロジニアス 3D SiP インテグレーションをどのように活用して、スケーラビリティーと柔軟性を高めながら性能、消費電力、およびフォームファクターを飛躍的に進歩させるかを解説しています。また、インテルの EMIB テクノロジーがマルチダイ統合のための優れたソリューションをどのように実現するかについても知ることができます。

トランシーバー

Stratix® 10 FGPA & SoC は、革新的なヘテロジニアス 3D システムインパッケージ (SiP) トランシーバーの導入により、トランシーバー・テクノロジーの新しい時代の扉を開きます。システムインパッケージを用いて、トランシーバー・タイルをモノリシック・プログラマブル・コア・ファブリックと組み合わせ、ほぼすべてのマーケットセグメントで高まり続けるシステム帯域幅の需要に対応することができます。トランシーバー・タイルにより、使い勝手を犠牲にすることなく、最大のトランシーバー・チャネル数の FPGA を実現できます。

特長

トランシーバー・タイルのタイプ

Stratix® 10 デバイスのタイプ GX, SX GX, SX, TX, MX TX, MX
トランシーバー数/タイル 24 24 24

チップ間最大データレート

NRZ

PAM-4

 

17.4 Gbps

         -


28.3 Gbps
        -

30 Gbps
56 Gbps

バックプレーン最大

データレート

NRZ

PAM-4


12.5 Gbps
        -

28.3 Gbps
        -

30 Gbps
56 Gbps
最大データレートでの挿入損失 最大 18 dB 最大 30 dB 最大 30 dB
ハード IP

10G Fire Code FEC ハード IP をサポートする PCIe* Gen1、2、および 3 x1、x4、x8、および x16 レーン

4 つの物理ファンクションと 2K バーチャル・ファンクション 10G Fire Code FEC ハード IP を持つ PCIe* Gen1、2、および 3 x1、x4、x8、および x16 レーン SR-IOV

RS-FEC を備えた 10/25/100 GE MAC

ヘテロジニアス 3D SiP トランシーバーの利点

かつてない性能 最大トランシーバー数のファミリー
  • Stratix® 10 GX & SX デバイスは最大 28.3 Gbps のデータレートをサポートし、主流プロトコルに対応
  • Stratix® 10 TX & MX デバイスは最大 56 Gbps のデータレートをサポートし、主流プロトコルと次世代のプロトコル (PAM-4 など) に対応
  • 最大 144 個の全二重チャネル
  • 最大 6 つの PCI Express* (PCIe*) Gen3 x16 ハード IP
  • サポートするハード IP:100GE MAC および PHY、RS-FEC
柔軟性およびスケーラビリティー 使いやすさ
  • 現在および次世代のプロトコル要件のニーズに対応可能な 3 つの異なるトランシーバー・タイル
  • デュアルモード・トランシーバーにより、最大 56 Gbps のデータレートで PAM-4 変調と NRZ 変調を切り替え
  • アダプティブ連続時間リニア・イコライゼーション (CTLE) とアダプティブ・デシジョン・フィードバック・イコライゼーション (DFE) が長距離アプリケーションのニーズに対応
  • 高精度シグナル・インテグリティー・キャリブレーション・エンジン (PreSICE)
  • ダイナミック・リコンフィグレーション機能を持つフィジカル・コーディング・サブレイヤー (PCS) とフィジカル・メディア・アタッチメント (PMA)

Stratix® 10 トランシーバーの特長

Features Capability

チップ間データレート

各種業界標準をサポートする汎用性の高いデータレート Stratix® 10 デバイスには、以下の 3つのチャネルタイプが含まれます。

  • 最大データレート 17.4 Gbps の GX チャネル
  • 最大データレート 28.3 Gbps の GXT チャネル
  • 最大データレート 56 Gbps の GXE チャネル

バックプレーン・サポート

10GBASE-KR および 802.3b 準拠を含め、最大 56 Gbps のデータレートで外部リタイマーを使用せずにバックプレーンを駆動

光モジュールのサポート

SFP+/SFP、 XFP、 CXP、 QSFP/QSFP28、CFP/CFP2/CFP4

ケーブルドライブのサポート

SFP+ Direct Attach、PCIe* over cable、eSATA

送信側におけるプリエンファシス

システムチャネルの損失を補償する送信プリエンファシスおよびディエンファシス

アダプティブ連続時間リニア・イコライザー (CTLE)

システムチャネルの損失を補償するリニア・イコライゼーション

アダプティブ・ディシジョン・フィードバック・イコライザー  (DFE)

クロストークのあるノイズの多い環境でバックプレーンのチャネル損失を等化する完全にアダプティブな DFE

可変ゲイン・アンプ (VGA)

入力ダイナミック・レンジを最大化するブロードバンド・アンプ

アルテラ・デジタル・アダプティブ・パラメトリック・チューニング(ADAPT)

CTLE、DFE、VGA ブロックなどのすべてのリンク・イコライゼーション・パラメーターを自動的に調整する完全デジタルの適応エンジン。ユーザーロジックからの介入なしで最適なリンクマージンを提供します。

高精度シグナル・インテグリティー・キャリブレーション・エンジン (PreSICE)

電源投入時にすべてのトランシーバー回路を素早くキャリブレートし、最適なシグナル・インテグリティー性能を実現する次世代のハード化キャリブレーション・エンジン

ATX 送信 PLL (Phased Locked-Loop)

1 Gbps ~ 30 Gbps の連続したチューニング範囲でさまざまな標準プロトコルと独自のプロトコルに対応する超低ジッター LC (インダクタ-コンデンサー) 送信 PLL 

CMU PLL

リング・オシレーター・ベースのマルチ・レート・アプリケーション向け送信クロックソース

fPLL (Fractional PLL)

オンボード水晶発振器に替わって使用されシステムコストを削減するオンチップのフラクショナル周波数シンセサイザー

デジタルでアシストされるハイブリッド・クロック・データ・リカバリー (CDR)

独立チャネル PLL による短いロック時間で、優れたジッタートレランスを実現

オン・ダイ・インストルメンテーション - EyeQ およびジッター・マージン・ツール

非侵入型高解像度アイ・モニタリング  (EyeQ) でボード完成、デバッグ、および診断を簡素化

PCIe* ハード IP

ハード化された PCIe Gen1, 2, 3 および Gen3 x16 のサポート、100/25/10GE MAC および RS-FEC

外部メモリー・インターフェース

Stratix® 10 デバイスは、シリアル・インターフェイスやパラレル・インターフェイスをはじめ、クラス最高のメモリー・インターフェイス・サポートを提供します。

シリアル・メモリー・インターフェイス

シリアルメモリーに関し、インテルは、以下を含む次世代の高帯域幅インターフェイスをサポートしています。

  • ハイブリッド・メモリー・キューブ (HMC)
    • HMC は、従来のソリューションと比べ、大幅な高帯域幅化を実現します。HMC テクノロジーの規格は、ハイブリッド・メモリー・キューブ・コンソーシアム (HMCC) が規定してきました。インテルは、HMCC の主要メンバーです。インテルの HMC ソリューションの詳細については、ハイブリッド・メモリー・キューブ のページをご覧ください。
  • Mosys 帯域幅エンジンおよび Mosys 帯域幅エンジン2
    • インテルは、高いトランザクション・レートが必要なアプリケーションにソリューションを提供する、 MoSyS 帯域幅エンジンなどのその他のシリアル・ソリューションもサポートしています。

パラレル・メモリー・インターフェイス

Stratix® 10 デバイスは、最大 DDR4 向け 2,666 Mbps のパラレル・メモリー・サポートを提供し、以下のようなその他の各種プロトコルもサポートしています。

  • 以下の規格をサポートする、クラス最高のハード・メモリー・コントローラーが、低消費電力で高い性能を提供します。 
    • DDR4
    • DDR3 / DDR3L
    • LPDDR3
  • ソフト・コントローラーのサポートは、以下の各種メモリー・インターフェイス規格をサポートする柔軟性を提供します。
    • RLDRAM 3
    • QDR II+ / QDR II + Xtreme / QDR IV

セキュア・デバイス・マネージャー(SDM)

Stratix® 10 デバイスファミリーは、すべての集積度、およびデバイス・ファミリー・バージョンで利用できる新しい セキュア・デバイス・マネージャー(SDM) を導入します。FPGA 全体の中央コマンドセンターの機能を果たす セキュア・デバイス・マネージャー は、コンフィグレーション、デバイス・セキュリティー、SEU (Single Event Upset) への対応、電力管理などの主な操作を制御します。セキュア・デバイス・マネージャー は、FPGA ファブリック、SoC デバイスのハード・プロセッサー・システム (HPS)、エンベデッド・ハード IP ブロック、I/O ブロックなどのデバイス全体に対して統一されたセキュアな管理システムを構築します。
ホワイトペーパー「Stratix® 10 Secure Device Manager white paper (英語版)」を読む。

SDM が提供する主なサービス

主な操作 説明
コンフィグレーション
  • ユーザーモードでのデバイスの起動を管理
  • ユーザー・コンフィグレーション・データのロードをサポート
  • コンフィグレーション・ビットストリームの復元
セキュリティー
  • その他のモジュールにセキュリティー・サービスを提供
  • 鍵の暗号化と認証
  • ビットストリームの復号
  • 改ざんの監視 
SEU
  • SEU の検出と修正 
電源管理
  • スマート電圧 ID 操作を管理
  • 重要な電源をモニタリング

セキュア・デバイス・マネージャーの主な利点

ユーザーがコンフィグレーション可能なブートプロセス

Stratix® 10 のユーザーは、専用のプロセッサ管理コンフィグレーションにより、FPGA または SoC デバイスにおけるコアロジックのコンフィグレーション順序を制御することができます。FPGA デザインまたはプロセッサー・アプリケーションのどちらが先にブートするか、最初のシステムが 2 つ目のシステムのコンフィグレーション制御を管理するかどうかも選択できます。セキュア・デバイス・マネージャー は、前世代の FPGA & SoC と比べて高い柔軟性とユーザーが選択するコンフィグレーション制御を実現します。 

SEU へのユーザースクリプトによる対応と改ざん検出

Secure Device Manager の専用プロセッサーでは、FPGA または SoC の SEU への対応と改ざん検出を制御することができます。Stratix® 10 デバイスは、受動データの無効化によりセキュリティー対応を行う、ユーザースクリプトによるデバイスのゼロ化もサポートしています。

キーマテリアルおよび識別情報向けのPUF

Stratix® 10 デバイスでは、デバイス識別のために一意のデバイス・フィンガープリントを提供し、デバイスの暗号化と認証のためのセキュアなキーマテリアルの役割を果たす PUF (Physically Unclonable Function) を利用できます。

改ざん防止

Stratix® 10 デバイスには、改ざん攻撃を検出するオンチップ温度センサーとデバイス電圧レールモニターが装備されています。また、セキュア・デバイス・マネージャー のセキュアなプロセッサーにより、コンフィグレーション・プロセスを更新することもできます。特定のコンフィグレーション・プロセスが脅威プロファイルに対して無効なことが判明した場合は、別のコンフィグレーション順序や更新した暗号化プロセスを使用することもできます。  

高度な鍵管理スキーム  

FPGA コアの各種セクションの暗号化に、セクターレベルで複数の異なる鍵を選択することができます。異なるセキュリティーまたは感度レベルの鍵に対し、さまざまな鍵取り扱い手順を設計することも可能です。鍵は、単一あるいは複数のセクターにわたってデザイン全体の脆弱性を抑えるために使用することができます。

さらに、ユーザー鍵エリアで鍵を更新、廃止、交換することや、鍵を生成して公開鍵と秘密鍵のペアをデバイスに組み込むこともできます。秘密鍵が Secure Device Manager 外部に公開されることはありません。 

包括的なハード化された暗号化と認証

Stratix® 10 FPGA & SoC では、ハード IP の暗号化および認証アクセラレーターをユーザーが利用できます。以下のようなアクセラレーターがサポートされています。

  • AES 256 暗号化/複合化アクセラレーター
  • SHA2 256/384 アクセラレーター
  • ECDSA 256/384 アクセラレーター

これらのアクセラレーターは、コンフィグレーションおよびリコンフィグレーション・プロセスやユーザー定義の暗号化および認証プロセスの事後コンフィグレーションに使用できます。

ハード IP の暗号化および認証アクセラレーターの中には、適切なユーザーライセンスが必要なものもあります。

高度なデバイス管理

セキュア・デバイス・マネージャーのユーザーおよびコマンド認証機能を使用すると、Stratix® 10 ファミリーに対し新しいセキュアなデバイス保守機能のクラス全体を実現することもできます。次のような機能があります。

  • セキュアなリモート更新 (認証あり)
  • ユーザー鍵を公開しないデバイスのセキュアな RMA (return material authorization)
  • デザインおよび ARM コードのセキュアなデバッグ
  • セキュアな鍵管理

セキュア・デバイス・マネージャーのブロック図

詳細情報

このホワイトペーパーでは、Stratix® 10 FPGA & SoC がセキュア・デバイス・マネージャーによりクラス最高のセキュリティー・ソリューションを提供できる仕組みを解説しています。

DSP

Stratix® 10  デバイスでは、DSP デザインで最大 10 TFLOPS の IEEE-754 単精度浮動小数点処理を実現できます。この前例のないコンピュータ処理スループットは、当初アルテラの Arria® 10 デバイスファミリーで導入された各 DSP ブロック内のハード化浮動小数点演算機能により実現され、拡張されて Stratix® 10 FPGA & SoC で桁違いのスループットを実現します。

Stratix® 10 FPGA and SoC DSP backgrounder(英語PDF) を読む>>

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Stratix® 10 製品ライン

GX 500

SX 500

GX 650

SX 650

GX 850

SX 850

GX 1100

SX 1100

GX 1650

SX 1650

GX 2100

SX 2100

GX 2500

SX 2500

GX 2800

SX 2800

GX 4500

SX 4500
 

GX 5500

SX 5500

等価LE1 484,000 646,000 841,000 1,092,000 1,624,000 2,005,000 2,422,000 2,753,000 4,463,000 5,510,000
M20K
メモリーブロック数
2,196 2,583 3,477 4,401 5,851 6,501 9,963 11,721 7,033 7,033
M20K メモリー
(Mb)
43 50 68 86 114 127 195 229 137 137

可変精度 DSP

ブロック数

1,152 1,440 2,016 2,520 3,145 3,744 5,011 5,760 1,980 1,980
18x19
乗算器数
2,304 2,880 4,032 5,040 6290 7,488 10,022 11,520 3,960 3,960

27 x 27

乗算器数

1,152 1,440 2,016 2,520 3,145 3,744 5,011 5,760 1,980 1,980
固定小数点性能(TMACS)2 4.6 5.8 8.1 10.1 12.6 15.0 20.0 23.0 7.9 7.9
単精度浮動小数点アドレス 1,152 1,440 2,016 2,520 3,145 3,744 5,011 5,760 1,980 1,980
単精度浮動小数点マルチプライヤー 1,152 1,440 2,016 2,520 3,145 3,744 5,011 5,760 1,980 1,980
単精度浮動小数点性能(TFLOPS)3 1.8 2.3 3.2 4.0 5.0 6.0 8.0 9.2 3.2 3.2
最大ユーザー I/O
ピン数
488 488 736 736 704 704 1160 1160 1640 1640

最大トランシーバー数

24 24 48 48 96 96 144 144 72 72
Notes:
  1. LE 数はデバイス間での比較用であり、競合 FPGA 製品に対しては控えめな数値となっています。
  2. 固定小数点性能 (TMACS) は、プリアダーの使用を前提としています。
  3. 浮動小数点性能は、IEEE 754 に準拠した単精度です。

Stratix® 10 DSP ブロック: 標準精度固定小数点モード

Stratix® 10 DSP ブロック: 高精度固定小数点モード

Stratix® 10 DSP ブロック: 単精度浮動小数点モード

かつてない性能

Stratix® 10 デバイスは、最大 23 TMAC の固定小数点性能と最大 10 TFLOP のIEEE-754 単精度小数点性能を提供します。

画期的なワットあたり効率の性能

Stratix® 10 デバイスは、高性能に加え、ワットあたり最大 80 ギガ FLOPS (GFLOPS) の電力効率を実現できます。このレベルの浮動小数点電力効率は、他のコンピューティング・エレメントの数分の1 の消費電力で性能を実現する、浮動小数点処理業界における大きな技術革新です。

デザインエントリーの最適化と統合

浮動小数点演算を含むデザインは、以下のような多数のデザインフローにより実現できます。

Stratix® 10 FPGA & SoC の DSP に関する詳細情報

Stratix® 10 FPGA and SoC の DSP Backgrounder では、以下の内容に関する詳細情報を解説しています。

  • Stratix® 10 FPGA & SoC の DSP ブロック・アーキテクチャー
  • ハード化された浮動小数点 DSP ブロックの生産性に関する利点

Stratix® 10 デバイスを使用した高性能のデザインフィルターに関する詳細情報

SEU の緩和

SEU (Single event upset) は、放射線の影響により稀に発生する内部メモリーエレメントの予期せぬ状態変化です。この状態変化はソフトエラーと呼ばれ、デバイスが永久的に破損することはありません。

インテルの 14 nm トライゲート・プロセスにより提供される高い  SEU 耐性の結果、Stratix® 10 デバイスでの発生率は本質的に低くなります。また、インテルはデザインで SEU が発生した場所を特定するためのきめ細かい機能を提供しているため、適切に対応するようにシステムを設計できます。

Stratix® 10 FPGA & SoC はクラス最高の SEU 緩和機能で高い信頼性を確保

  • 高度な SEU 検出 (ASD)
    • センシティビティー・プロセッシング
    • 階層タグ
  • フォルト・インジェクション
    • デザインの特性を把握し、改善するために使用

詳細情報:

ハード・プロセッサー・システム

インテルの SoC FPGA 分野でのリーダーシップを土台に構築された  Stratix® 10 SoC には、次世代ハード・プロセッサー・システム (HPS) が含まれており、業界最高の性能と電力効率のSoC FPGA を提供します。HPS の中心には、非常に高いワットあたり性能を実現するために最適化され、前世代 SoC FPGA から最大 50 % 消費電力を削減する非常に効率的なクワッドコア ARM* Cortex*-A53 プロセッサー・クラスターがあります。また、  HPS には、システムメモリー管理ユニット、キャッシュ・コヒーレンシー・ユニット、ハード・メモリー・コントローラー、およびエンベデッド・ペリフェラルの充実した機能セットが含まれています。 

ARM* 製クワッド Cortex* -A53 ベースの HPS

Stratix® 10 SoC 開発ツール

ARM* Development Studio 5 (DS-5*) インテル® SoC FPGA エディション は Stratix® 10 SoC デバイスをサポートし、ヘテロジニアス・デバッグ、プロファイリング、およびチップ全体の視覚化を提供します。SoC EDS は、CPU および FPGA ドメインからのあらゆるソフトウェア・デバッグ情報を一元化し、標準 DS-5* ユーザー・インターフェース内に整理して提示します。インテル と ARM は、これまでにないレベルのデバッグの可視化とコントロールを実現し、ユーザーの生産性を大幅に向上させるツールキットを開発しました。

詳細については、Stratix® 10 SoC FPGA ページ をご覧ください。

† Tests measure performance of components on a particular test, in specific systems. Differences in hardware, software, or configuration will affect actual performance. Consult other sources of information to evaluate performance as you consider your purchase.  For more complete information about performance and benchmark results, visit www.intel.com/benchmarks.