Stratix IV トランシーバの概要

エンベデッド・トランシーバを搭載した Stratix® IV GT FPGA、Stratix IV GX FPGA は、ハイエンド・アプリケーションに革新的なシステム帯域幅および消費電力効率を提供し、妥協のない技術革新を実現します。これらのトランシーバは、40nm テクノロジーをベースにしており、バックプレーン・アプリケーションおよびチップ間アプリケーションに対して優れたジッタ性能とシグナル・インテグリティを実現する多くの機能を備えています。 Stratix IV GT FPGA、Stratix IV GX FPGA トランシーバは、Stratix II GX トランシーバの成功の基に構築されており、新しい規格や独自のシリアル・プロトコルをサポートします。これらのトランシーバには、複数のデジタル・ブロックを搭載しており、これらのデジタル・ブロックをコンフィギュレーションしてプロトコルの実装を簡略化することができます。

トランシーバの主な特長

  • Stratix IV GT FPGAにおいて、最大 24個のトランシーバは 9.95 ~ 11.3 Gbps のデータ・レートをサポートします。さらに最大 24個のトランシーバは2.5 ~ 6.375 Gbps、2.5~ 8.5 Gbps のデータ・レートをサポートします。
  • Stratix IV GX FPGAにおいて、最大 32個のクロック・データ・リカバリ(CDR)ベースのトランシーバは 600 Mbps ~ 8.5 Gbps のデータ・レートをサポートします。さらに最大 16個の CDR付きトランシーバは600 Mbps ~ 3.2 Gbps のデータ・レートをサポートします。
  • ダイナミックにプログラム可能な差動出力電圧(VOD)およびプリエンファシスがシグナル・インテグリティを向上
  • 物理媒体での周波数依存損失を補償するための、最大 17dB のゲインを有するユーザー制御可能 またはアダプティブな 4 ステージ・レシーバ・イコライゼーション機能
  • 40/100G IEEE 802.3ba イーサネット、PCI Express、Serial RapidIO®、ギガビット・イーサネット(GbE)、XAUI/HiGig、OIF(Optical Internetworking Forum) CEI-6G、Interlaken、SFI-5、GPON、SONET、CPRI、OBSAI、ファイバ・チャネル、HyperTransport™、SDI、およびアルテラの SerialLite II などの CDR ベースのシリアル規格をサポート
  • ユーザー独自のプロトコルを実装するシングル幅およびダブル幅の Basic モードをサポート
  • 個々のトランスミッタ/レシーバにおいて非動作時に消費電力を低減するためのパワーダウン機能
  • 多様な伝送媒体でシグナル・インテグリティを改善するセレクタブルな On-Chip Termination(チップ内終端)
  • 8、10、16、20、32、40 ビット幅のデータ転送をサポートするプログラム可能なトランシーバ‐FPGA 間のインタフェース
  • 信号損失を示すレシーバ・インジケータ
  • ビルトイン・セルフ・テスト(BIST)
  • ホット・ソケット保護回路によるプラグ & プレイ・シグナル・インテグリティ
  • FPGA を再プログラムすることなく同一チャネル上で複数のプロトコルおよびデータ・レートをサポートする、トランシーバのダイナミック・リコンフィギュレーション機能
  • 各トランスミッタは、2個の PLL(Phase-Locked Loop)および独立したクロック・ディバイダを搭載し、チャネルごとに異なるクロック・レートを提供
  • Basic モード用の一般的な極性変換および PCI Express 用の極性変換
  • プログラマブル・パターンをサポートするレート・マッチャ、パターン検出、およびワード・アライナ
  • PCI Express(PIPE)、XAUI、および GbE の物理インタフェースに準拠した専用回路
  • 内蔵の PCI Express Gen1 (2.5 Gbps) および Gen2(5.0 Gbps) 対応 ハード IP またはソフト IP を直結する PIPE インタフェース
  • フレームまたはパケットが常に既知のバイト・レーンで開始するためのビルトイン・バイト・オーダリング
  • 8 ビットから 10 ビットへのエンコーディングおよび 10 ビットから 8 ビットへのデコーディングを実行する 8B/10B エンコーダ/デコーダ
  • 受信データをローカル基準クロックに再同期させるためのレシーバ・レート・マッチャ FIFO バッファ
  • トランシーバ・ブロックとロジック・アレイ間のクロック・ドメイン変換を行う位相補償 FIFO バッファ

ブロック図

図 1 に、Stratix IV GX FPGA トランシーバ、フィジカル・メディア・アタッチメント(PMA)およびフィジカル・コーディング・サブレイヤ(PCS)のブロック図を示します。PCS 内のブロックは、ユーザーの必要条件に応じてバイパスすることが可能です。  

図 1. Stratix IV GX トランシーバ、PMA および PCS のブロック図

Figure 1. Stratix IV GX and HardCopy IV GX Transceivers, PMA and PCS Block Diagram
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Stratix IV GX トランシーバは、600 Mbps ~ 8.5 Gbps、そして Stratix IV GT トランシーバは、2.5 ~ 11.3 Gbpsで動作する、標準プロトコルおよび独自プロトコルを実装するために専用回路をネイティブ・モードで提供します。これらのトランシーバは、オーバサンプリングを使用して 270 Mbps のような低いデータ・レートもサポートします。これはレガシー・プロトコルや複数のデータ・レートを持つプロトコルをサポートする場合に重要です。アルテラの IP(Intellectual Property)と統合することで、Stratix IV GT FPGA、Stratix IV GX FPGA トランシーバは、シリアル・プロトコル実装のための完全かつ低リスクなソリューションを提供します。