Stratix V FPGA: パーシャルおよびダイナミック・リコンフィギュレーション

Stratix® V FPGA を使用すると、デザインの他の部分を動作させたままで、コア機能およびトランシーバ機能を容易に変更できます。この柔軟性は以下によって達成されます。

  • 使いやすい微細なパーシャル・リコンフィギュレーション。競合ソリューションと比較して、必要な開発時間および労力が少なくてすみます。
  • トランシーバのダイナミック・リコンフィギュレーション。これによって複数のプロトコル、データ・レートおよびフィジカル・メディア・アタッチメント(PMA)設定を簡単にサポートできます。

図 1. Stratix V FPGA におけるパーシャルおよびダイナミック・リコンフィギュレーション

 

こ のレベルの柔軟性を備えていることは、150 Mbps~28 Gbpsのマルチ・スタンダード・クライアント・インタフェースをサポートする 100G OTU-4 マルチプレクサ・トランスポンダのような広帯域幅アプリケーションにとって不可欠です。このようなアプリケーションをStratix V FPGAを使用して設計することによって、すべてのクライアントに対するサービスを中断させることなく、FPGA の機能をオンザフライに更新または調整することができます。

また、競争力を高めるために、FPGA ベースのデザインに、より高度な機能およびシステム性能を組み込むことが必要な場合があります。多くの場合、これには大型 FPGA が必要であり、コストだけでなく消費電力も増大します。パーシャル・リコンフィギュレーションは、同時に動作しない FPGA ファンクションの同時配置を不要とすることによって、有効ロジック集積度を向上させます。代わりに、これらのファンクションを外部メモリに格納しておき、 必要に応じてロードすることができます。これによって、1 個の FPGA に複数アプリケーションを搭載でき、FPGAのサイズが小型になるため、ボード面積とコストが節約され、結果として消費電力も削減されます。


パーシャル・リコンフィギュレーションの実装

これまで、パーシャル・リコンフィギュレーション機能の実装には、複雑な FPGA アーキテクチャ詳細の全容を知る必要があるなど、はるかに長いエンジニアリング・サイクルと複雑なデザイン・フローが必要でした。アルテラは下記を利用し て、パーシャル・リコンフィギュレーション・プロセスを簡素化しました。

  • Stratix V FPGAの最先端のリコンフィギュレーション可能なファブリック
  • Quartus® Prime 開発ソフトウェアにおける実証済みインクリメンタル・コンパイル・デザインおよび LogicLock フロー上に構築されたデザイン

 

パーシャル・リコンフィギュレーションの実装には、FPGA の高度な知識は不要です。FPGA での領域(パーティション)数およびプログラミング・ファイル数に制限はなく、パーティションで区切られた領域のロード順序に関する制限もありません。さ らに、小さなデザイン変更に対しては、デザイン全体をパーティションで区切らなくでも、パーシャル・リコンフィギュレーションを使用することができます。

下記のいずれのコンフィギュレーション手法においても、パーシャル・リコンフィギュレーションがサポートされます。

  • フラッシュ・パラレルX16インタフェース
  • Nios® II エンベデッド・プロセッサなどの内部プロセッサ
  • 任意の外部インタフェースを介したコンフィギュレーション(PCI Express やGigabit Ethernetなど)

 

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パーシャル・コンフィギュレーション 概要デモ

  • パーシャル・リコンフィギュレーション・デザイン・フロー
  • パーシャル・リコンフィギュレーションの一連の操作方法およびソフトウェア機能
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Stratix V FPGA パーシャル・リコンフィギュレーション & トランシーバ・リコンフィギュレーション デザイン・デモ

  • パーシャル・リコンフィギュレーションで実現する、28nm Stratix V FPGA が提供する ユーザー特有のコア機能の再構成機能
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