Stratix V FPGA: これまでになく高いシステム・インテグレーションを実現

Stratix® V FPGA は、これまでになく高いシステム・インテグレーションを実現しているため、小規模 FPGA でも機能性が向上し、消費電力とコストが削減されます。ここでは、高いレベルのインテグレーションを可能にするいくつかの技術革新について説明します。

Embedded HardCopy Block

Embedded HardCopy® Block は、アルテラ独自の HardCopy ASIC 技術を利用したカスタマイズ可能なハード IP (Intellectual Property) ブロックです。この技術革新によって FPGA の機能を下記の通り大幅に向上させます。

  • 単位面積あたりの集積度を大幅に拡大
  • 最大 14.3M の ASIC ゲート、または最大 1.19M 個のロジック・エレメント (LE) を提供
  • 性能を向上させ消費電力を低減

Embedded HardCopy Block は、インタフェース・プロトコル、特定用途向けファンクション、独自のカスタムIPファンクションなど、標準的ファンクションまたはロジック比率の高いファンクションのハードウェア化に使用されます。図 1 をご参照ください。

図 1. カスタマイズ可能な Embedded HardCopy Block

アルテラは Embedded HardCopy Block を使用して、アプリケーションに最適化された新たな水準の Stratix V バリエーションを作成しました。

  • PCI Express® (PCIe®) Gen 1/2/3 など、バンド幅が重要となるアプリケーションおよびプロトコル
  • 40G/100G およびそれ以上の大規模なデータを扱うアプリケーション

これらのアプリケーションおよびプロトコル向けにハードウェア化されたブロックを表1に示します。

表 1. Embedded HardCopy Blockで構築されたハードIPファンクション

プロトコル アプリケーション
PCIe Gen3, Gen2, Gen1 PHY/MAC、データ・リンク、トランザクション・レイヤ
40G/100G MLD/PCS – Gearbox、ブロック同期、アラインメント・マーカ、リオーダ・バーチャル・チャネル、非同期バッファ/デスキュー、ブロック・ストリッパ/デストリッパ、スクランブラ/デスクランブラ  
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トランシーバおよびコアの統合ハード IP ブロック

Stratix V FPGAは、バックプレーン、ライン・カード、およびチップ間アプリケーションで使用される多数の主要プロトコルについて、トランシーバ・チャネルごとにフィジカル・コーディング・サブレイヤ(PCS)の特定のデジタル機能をハード化します。さらに、FPGAコアには高性能アプリケーション用の新しい可変精度デジタル信号処理(DSP)ブロック、およびメモリ・ブロックのようなハードIPブロックも含まれています。表 2をご参照ください。

表 2. トランシーバおよびコアの統合ハード IP ブロック

プロトコル アプリケーション
トランシーバ・チャネルごとのハードIP (PCS)
Interlaken Gearbox、ブロック同期、64B/67B、フレーム同期、スクランブラ/デスクランブラ、CRC-32、非同期バッファ/デスキュー
10 Gigabit Ethernet (GbE) (10GBASE-R) Gearbox、ブロック同期、スクランブラ/デスクランブラ、64B/66B、レート・マッチャ
PCIe Gen3, Gen2, Gen1 ワード・アライナ、レーン同期ステート・マシン、デスキュー、レート・マッチャ、8B/10B、ギアボックス、128B/130B、PIPE-8/16/32
Serial RapidIO® 2.0 ワード・アライナ、レーン同期ステート・マシン、デスキュー、レート・マッチャ、8B/10B
CPRI/OBSAI ワード・アライナ、ビット・スリップ(確定的レイテンシ)、8B/10B
コア・ハードIP
DSP コア内に最大3,510個の新しい可変精度 DSP ブロック
エンベデッド・メモリ 最大2,560 M20Kのエンベデッド・メモリ・ブロック

 

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実際のカスタマ・アプリケーションの解析によると、24チャネルのInterlaken および2個のPCIe Gen3 x8コアを実装すると、240K個のLEを搭載したStratix V FPGAは、610K 個のLEを搭載した従来のFPGAと同等です。図2を参照してください。

図 2. Interlaken の実装による、LE の節約

24チャネルのInterlakenを実装すると、PCSで約120K個のLEが節約できます。2つのPCIe Gen3 x8ハードIPファンクションを実装すると、約320K個のLEと関連のメモリが節約できます。合計すると、440K個のLEが節約できます。したがって、より小規模なFPGAを使用でき、コストと消費電力を削減したり、1個のチップにより多くの機能を搭載することができます。表 3をご参照ください。

表 3. Interlaken 実装による節約

プロトコル向けにハード化された IP ロジック・エレメンツ(LE)の節約
24 チャネルの Interlaken 120K
2 個の PCIe Gen3 x8コア
250K
節約できるロジック・エレメント(LE)の合計 370K
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