fPLL (Fractional PLL)

Stratix® V FPGA、Arria® V FPGA、そして Cyclone® V FPGA にある fPLL (fractional Phase-Locked Loop) は、前世代のアルテラ PLL (Phase-Locked Loop) のすべての機能に加えて、表1に示すようないくつかの新しい機能を提供します。

高精度フラクショナル周波数シンセシス

アルテラの 28nm FPGA の大きな技術革新は、デバイス・アーキテクチャへの fPLL の統合です。すべての汎用 PLL は fPLL として実装され、標準的な M/N逓倍シンセシスに加え、高度なフラクショナル周波数シンセシスが可能です。デバイス集積度に応じて、最高 32 個の汎用 fPLL が使用できます。図 1 は fPLL のブロック図を示しています。

図 1: デルタ・シグマ fPLL

fPLL を実装するには、デルタシグマ変調器をオンにします。これにより、フィードバック M ディバイダに小数値が送られ、高精度の周波数シンセシスが可能になります。

標準的な M/N PLL として使用する場合は、M 値と N 値の両方が整数で、デルタシグマ変調器は不使用となります。

電圧制御水晶発振器の置き換え

オプティカル・トランスポート・ネットワーク (OTN) マルチプレクサ・トランスポンダ・アプリケーションは、一般にアグリゲート・データ・ストリームに埋め込まれた情報からの各種クライアント周波数を合成する高価な VCXO を必要とします。 fPLL はこれらの VCXO を置き換えるように設計されており、コスト効果の高い高集積ソリューションを実現しています。図 2 に示すとおり、アグリゲート・データ・ストリームのクライアント周波数情報は、fPLL のデルタシグマ変調器の制御に使用され、必要なクライアント・ライン・レート周波数の高精度なシンセシスが可能です。

図 2. Stratix V の OTN マックスポンダでの fPLL の使用

基準クロック・オシレータの置き換え

シリアル通信プロトコルを搭載するシステムは、シリアル・リンクの両端に高精度の基準クロック・ソースを必要とします。一般に、これらの基準クロックは、回路ボード上の複数の水晶発振器を使用して生成されます。アルテラの 28nm FPGA では、 fPLL の高精度周波数シンセシス機能を使用して、これらの基準クロック・オシレータを置き換えることができます。図 3 に、Stratix V を使用した複数のボード・レベルの周波数リファレンス(OSC_1 ~ OSC_n) を、必要な基準クロック周波数を合成する 1 つの周波数リファレンス (OSC) と複数のオン・チップ fPLL で置き換え可能なアプリケーションを示します。

図 3. Stratix V で fPLL を使用した高精度基準クロックのシンセシス

トランシーバ送信 PLL

3.75 Gbps までのデータ・レートで、 fPLL はトランシーバ送信 PLL として使用できます。これにより、各デバイスで使用可能な送信 PLL の総数が増加します。3.75 Gbps を超えるデータ・レートでは、fPLL を使用して基準クロックを生成できます。この基準クロックは、PLL のカスケード接続によって、高速 LC およびリング・オシレータ送信 PLL に接続されます。