Cyclone® V SoC ハード・プロセッサー

Cyclone® SoC ブロック図

ハード・プロセッサー・システム (HPS) の機能

  • 925 MHz, デュアルコア ARM* Cortex*-A9 MPCore* プロセッサー
  • 各プロセッサーに以下の機能を搭載:
    • 32 KB 命令キャッシュ、32 KB データキャッシュ
    • i単精度/倍精度浮動小数点演算ユニットおよび NEONTM メディアエンジン
    • CoreSight* デバッグおよびトレース・テクノロジー
  • 512 KB 共有 L2 キャッシュ
  • 64 KB スクラッチ RAM
  • DDR2、DDR3、LPDDR2、および 誤り訂正コード (ECC) をサポートしたマルチポート SDRAM コントローラー
  • 8 チャネル DMA (ダイレクト・メモリー・アクセス) コントローラー
  • QSPI フラッシュ・コントローラー
  • DMA 対応 NAND フラッシュ・コントローラー
  • DMA 対応 SD/SDIO/MMC コントローラー
  • 2 個の DMA 対応 10/100/1000 イーサネット MAC (メディア・アクセス・コントロール)
  • 2 個の DMA 対応 USB On-The-Go (OTG) コントローラー
  • 4 個の I2C コントローラー
  • 2 個の UART
  • 2 個のシリアル・ペリフェラル・インターフェイス (SPI) マスター・ペリフェラル、2個のスレーブ・ペリフェラル
  • 最大 134 個の汎用 I/O (GPIO)
  • 7 個の汎用タイマー
  • 4 個のウォッチドッグ・タイマー


広帯域幅 HPS–FPGA インターコネクト・バックボーン

HPS (Hard Processor System) と FPGA は独立して動作可能ですが、高性能 ARM* AMBA* AXITM バスブリッジによる広帯域幅システム・インタコネクトを介して緊密に結合されています。FPGA ファブリック内の IP バスマスターは、FPGA-HPS インターコネクトを介して HPS バススレーブにアクセスできます。同様に、HPS バスマスターは、HPS-FPGA ブリッジを介して FPGA ファブリック内のバス・スレーブにアクセスできます。いずれのブリッジも AMBA AXI-3 準拠であり、同時リード/ライト・トランザクションをサポートしています。追加された 32 ビット軽量 HPS-FPGAブリッジは、HPS と FPGAファブリック内のペリフェラルの間に低レイテンシーのインタフェースを提供します。最大 6 個の FPGA マスターが HPS SDRAM コントローラーをプロセッサーと共有できます。さらに、専用の 32 ビット・コンフィグレーション・ポートを介してプロセッサーを使用し、プログラム制御下で FPGA ファブリックをコンフィグレーションすることも可能です。

  • HPS-FPGA: 広帯域幅に最適化された、コンフィグレーション可能な 32/64/128 ビット AMBA AXI インターフェース
  • FPGA-HPS: 広帯域幅に最適化された、コンフィグレーション可能な 32/64/128 ビット AMBA AXI インターフェース
  • FPGA-HPS SDRAM コントローラー: 6 個のコマンドポート、4 個の 64 ビット・リード・データ・ポート、および 4 個の 64 ビット・ライト・データ・ポートを持つ、コンフィグレーション可能なマルチポート・インターフェイス
  • 32 ビット FPGA コンフィグレーション・マネージャー