Cyclone V SoC ハード・プロセッサ・

Cyclone SoC ブロック図

ハード・プロセッサ・システム (HPS) の機能

  • 925 MHz, デュアルコア ARM® Cortex™-A9 MPCore™ プロセッサ
  • 各プロセッサに以下の機能を搭載:
    • 32 KB 命令キャッシュ、32 KB データ・キャッシュ
    • i単精度/倍精度浮動小数点演算ユニットおよび NEONTM メディア・エンジン
    • CoreSightTM デバッグおよびトレース・テクノロジ
  • 512 KB 共有 L2 キャッシュ
  • 64 KB スクラッチ RAM
  • DDR2、DDR3、LPDDR2、および 誤り訂正コード (ECC) をサポートしたマルチポート SDRAM コントローラ
  • 8 チャネル DMA (ダイレクト・メモリ・アクセス) コントローラ
  • QSPI フラッシュ・コントローラ
  • DMA 対応 NAND フラッシュ・コントローラ
  • DMA 対応 SD/SDIO/MMC コントローラ
  • 2 個の DMA 対応 10/100/1000 イーサネット MAC (メディア・アクセス・コントロール)
  • 2 個の DMA 対応 USB On-The-Go (OTG) コントローラ
  • 4 個の I2C コントローラ
  • 2 個の UART
  • 2 個のシリアル・ペリフェラル・インタフェース (SPI) マスタ・ペリフェラル、2個のスレーブ・ペリフェラル
  • 最大 134 個の汎用 I/O (GPIO)
  • 7 個の汎用タイマ
  • 4 個のウォッチドッグ・タイマ


広帯域幅 HPS–FPGA インタコネクト・バックボーン

HPS (Hard Processor System) と FPGA は独立して動作可能ですが、高性能 ARM AMBA® AXITM バス・ブリッジによる広帯域幅システム・インタコネクトを介して緊密に結合されています。FPGA ファブリック内の IP バス・マスタは、FPGA-HPS インタコネクトを介して HPS バス・スレーブにアクセスできます。同様に、HPS バス・マスタは、HPS-FPGA ブリッジを介して FPGA ファブリック内のバス・スレーブにアクセスできます。いずれのブリッジも AMBA AXI-3 準拠であり、同時リード/ライト・トランザクションをサポートしています。追加された 32 ビット軽量 HPS-FPGAブリッジは、HPS と FPGAファブリック内のペリフェラルの間に低レイテンシのインタフェースを提供します。最大 6 個の FPGA マスタが HPS SDRAM コントローラをプロセッサと共有できます。さらに、専用の 32 ビット・コンフィギュレーション・ポートを介してプロセッサを使用し、プログラム制御下で FPGA ファブリックをコンフィギュレーションすることも可能です。

  • HPS-FPGA: 広帯域幅に最適化された、コンフィギュレーション可能な 32/64/128 ビット AMBA AXI インタフェース
  • FPGA-HPS: 広帯域幅に最適化された、コンフィギュレーション可能な 32/64/128 ビット AMBA AXI インタフェース
  • FPGA-HPS SDRAM コントローラ: 6 個のコマンド・ポート、4 個の 64 ビット・リード・データ・ポート、および 4 個の 64 ビット・ライト・データ・ポートを持つ、コンフィギュレーション可能なマルチポート・インタフェース
  • 32 ビット FPGA コンフィギュレーション・マネージャ