アルテラの Cyclone® V FPGA は、市場で最も低いコストと消費電力に加え、量産アプリケーションの差別化に必要なレベルの性能を提供します。以下の 製品からお選びいただけます。

  • Cyclone V E FPGA (ロジックのみ)
  • Cyclone V GX FPGA (3.125 Gbps トランシーバ内蔵)
  • Cyclone V GT FPGA (6.144 Gbps トランシーバ内蔵)
  • Cyclone V SE SoC (ARM ベース ハード・プロセッサ・システム(HPS)内蔵)
  • Cyclone V SX SoC (3.125 Gbps トランシーバ、ARM ベース HPS内蔵)
  • Cyclone V ST SoC (5 Gbps トランシーバ、ARM ベース HPS内蔵)

Cyclone V のアーキテクチャ

Cyclone V のトランシーバ

低コスト・トランシーバの設計は、すべて同じというわけではありません。アルテラの Cyclone® V FPGA ファミリは、利用可能なすべてのトランシーバ・リソースをフルに活用し、より小規模かつ低コストのデバイスで設計することを可能にします。Cyclone V FPGA は、ハード化されたブロックにより、標準プロトコルの実装においても、独自プロトコルの実装においても、消費電力を最小限に抑えながら最大の柔軟性を提供します。

Cyclone V SoC

Cyclone® V SoC (System-on-a-Chip) は、FPGA、デジタル信号処理 (DSP) などのディスクリート・デバイスを、ユーザーによりカスタマイズが可能な ARM® ベース SoC 1個に集積統合することで、消費電力、システム・コスト、およびボード・サイズを削減し、システム性能を向上させるものです。アルテラ SoC は、性能と低消費電力性に優れた ハード IP (Intellectual Property) と、柔軟性に優れたプログラマブル・ロジックの究極の組み合わせを提供します。

消費電力を 40% 低減

28nm LP プロセス技術で製造されるアルテラの Cyclone V FPGA は、最大 5G トランシーバを必要とするアプリケーションにおいて最も消費電力の低いソリューションを提供します。Cyclone V FPGA は、すべてのエリアの消費電力をバランスよく低減することにより、前世代製品と比較して消費電力を 40% 低減します。

表 1. Cyclone V E FPGA ファミリの概要

デバイス 5CEA2 5CEA4 5CEA5 5CEA7 5CEA9
等価ロジック・エレメント (LE) 数 (K) 25 49 77 149.5 301
M10K メモリ・ブロック数 176 308 446 686 1,220
M10K メモリ (Kb) 1,760 3,080 4,460 6,860 12,200
メモリ・ロジック・アレイ・ブロック (MLAB) (Kb) 196 303 424 836 1,717
18 x 18 ビットマルチプライヤ数 50 132 300 312 684
可変精度 DSP ブロック (1) 25 66 150 156 342
PLL 数 4 4 6 7 8
最大ユーザー I/O ピン数 224 224 240 480 480
メモリ・コントローラ 1 1 2 2 2

注:

  1. DSP ブロックは、3つの 9 x 9 マルチプライヤ、2つの 18 x 19 マルチプライヤ、そして1つの 27 x 27 マルチプライヤを含みます。また、その他モードも対応できます。

 

表 2. Cyclone V E デバイス・パッケージ および 最大ユーザー I/O ピン数 (1)


デバイス/
パッケージ
(mm x mm)
M383 M484 F256 U324 U484 F484 F672 F896

0.5 mm
13 x 13

0.5 mm
15 x 15

1.0 mm
17 x 17

0.8 mm
15 x 15

0.8 mm
19 x 19

1.0 mm
23 x 23

1.0 mm
27 x 27

1.0 mm
31 x 31

I/Os XVCRs I/Os XVCRs I/Os XVCRs I/Os XVCRs I/Os XVCRs I/Os XVCRs I/Os XVCRs I/Os XVCRs
5CEA2 2232 - - - 128 - 176 - 224 - 224 - - - - -
5CEA4 2232 - - - 128 - 176 - 224 - 224 - - - - -
5CEA5 175 - - - - - - - 224 - 240 - - - - -
5CEA7 - - 240 - - - - - 240 - 240 - 336 - 480 -
5CEA9 - - - - - - - - 240 - 224 - 336 - 480 -

注:

  1. グレーのエリアでは、バーティカル・パッケージ・マイグレーションをサポートしています。
  2. 175 I/O は 5CE-A5 M383 へマイグレーション可能です。

 

表 3. Cyclone V GX FPGA ファミリの概要

デバイス 5CGXC3 5CGXC4 5CGXC5 5CGXC7 5CGXC9
等価ロジック・エレメント (LE) 数 (K) 35.5 50 77 149.5 301
M10K メモリ・ブロック数 135 250 446 686 1,220
M10K メモリ (Kb) 1,350 2,500 4,460 6,860 12,200
MLAB (Kb) 291 295 424 836 1,717
18 x 19 ビットマルチプライヤ数 114 140 300 312 684
可変精度 DSP ブロック 57 70 150 156 342
PCI Express® ハード IP ブロック数 1 2 2 2 2
fPLL 数 4 6 6 7 8
最大ユーザー I/O ピン数 208 336 336 480 560
メモリ・コントローラ 1 2 2 2 2

表 4. Cyclone V GX デバイス・パッケージ および 最大ユーザー I/O ピン数 (1)

I/Os XVCRs I/Os XVCRs I/Os XVCRs I/Os XVCRs I/Os XVCRs I/Os XVCRs I/Os XVCRs I/Os XVCRs I/Os XVCRs

0.5 mm
11 x 11

0.5 mm
13 x 13

0.5 mm
15 x 15

0.8 mm
15 x 15

0.8 mm
19 x 19

1.0 mm
23 x 23

1.0 mm
27 x 27

1.0 mm
31 x 31

1.0 mm
35 x 35

Device/
Package
(mm x mm)
M301 M383 M484 U324 U484 F484 F672 F896 F1152
5CGXC3 - - - - - - 144 3 208 3 208 3 - - - - - -
5CGXC4 129 4 175 6 - - - - 224 6 240 6 336 6 - - - -
5CGXC5 129 4 175 6 - - - - 224 6 240 6 336 6 - - - -
5CGXC7 - - - - 240 3 - - 240 6 240 6 336 9 480 9 - -
5CGXC9 - - - - - - - - 240 5 224 6 336 9 480 12 560 12

注:

  1. グレーのエリアでは、バーティカル・パッケージ・マイグレーションをサポートしています。

 

表 5. Cyclone V GT FPGA ファミリの概要

デバイス 5CGTD5 5CGTD7 5CGTD9
ロジック・エレメント (LE) 数 (K) 77 149.5 301
M10K メモリ・ブロック数 446 686 1,220
M10K メモリ (Kb) 4,460 6,860 12,200
MLAB (Kb) 424 836 1,717
18 x 18 ビットマルチプライヤ数 300 312 684
可変精度 DSP ブロック 150 156 342
PCI Express ハード IP ブロック数 2 2 2
フラクショナル PLL 数 6 7 8
最大ユーザー I/O ピン数 336 480 560
メモリ・コントローラ 2 2 2

表 6. Cyclone V GT デバイス・パッケージ および 最大ユーザー I/O ピン数 (1)


デバイス/ パッケージ (mm x mm)
M301 M383 M484 U484 F484 F672 F896 F1152

0.5 mm
11 x 11

0.5 mm
13 x 13

0.5 mm
15 x 15

0.8 mm
19 x 19

1.0 mm
23 x 23

1.0 mm
27 x 27

1.0 mm
31 x 31

1.0 mm
35 x 35

I/Os XVCRs I/Os XVCRs I/Os XVCRs I/Os XVCRs I/Os XVCRs I/Os XVCRs I/Os XVCRs I/Os XVCRs
5CGTD5 129 4 175 6 - - 224 6 240 6 336 6 - - - -
5CGTD7 - - - - 240 3 240 6 240 6 336 9 480 9 - -
5CGTD9 - - - - - - 240 5 224 6 336 9 480 12 560 12

注:

  1. グレーのエリアでは、バーティカル・パッケージ・マイグレーションをサポートしています。

 

表 7. Cyclone V SE SoC ファミリの概要

デバイス 5CSEA2 5CSEA4 5CSEA5 5CSEA6
等価ロジック・エレメント (LE) 数 25 40 85 110
アダプティブ・ロジック・モジュール (ALM) 9,434 15,094 32,075 41,509
M10K メモリ・ブロック数 140 270 397 557
M10K メモリ (Kb 1,400 2,700 3,970 5,570
MLAB (Kb) 138 231 480 621
18 x 19 ビットマルチプライヤ数 72 168 174 224
可変精度 DSP ブロック (1) 36 84 87 112
FPGA PLL数 5 5 6 6
ハード・プロセッサ・システム (HPS) PLL数 3 3 3 3
最大FPGA ユーザー I/O ピン数 145 145 288 288
最大 HPS I/O数 181 181 181 181
FPGA ハード・メモリ・コントローラ 1 1 1 1
HPS ハード・メモリ・コントローラ 1 1 1 1
プロセッサ・コア (ARM® Cortex™-A9 MPCores) シングル/デュアル シングル/デュアル シングル/デュアル シングル/デュアル

注:

  1. DSP ブロックは、3つの 9 x 9 マルチプライヤ、2つの 18 x 19 マルチプライヤ、そして1つの 27 x 27 マルチプライヤを含みます。また、その他モードも対応できます。

 

表 8. Cyclone V SE SoC デバイス・パッケージ および 最大ユーザー I/O ピン数

デバイス/パッケージ
(mm x mm)
U484 U672 F896
0.8 mm
19 x 19
0.8 mm
23 x 23
1.0 mm
31 x 31
FPGA I/O HPS I/O FPGA I/O HPS I/O FPGA I/O HPS I/O
5CSEA2 66 151 145 181 - -
5CSEA4 66 151 145 181 - -
5CSEA5 66 151 145 181 288 181
5CSEA6 66 151 145 181 288 181

表 9. Cyclone V SX SoC ファミリの概要

デバイス 5CSXC2 5CSXC4 5CSXC5 5CSXC6
等価ロジック・エレメント (LE) 数 25 40 85 110
アダプティブ・ロジック・モジュール (ALM) 9,434 15,094 32,075 41,509
M10K メモリ・ブロック数 140 270 397 557
M10K メモリ (Kb) 1,400 2,700 3,970 5,570
MLAB (Kb) 138 231 480 621
18 x 19 ビットマルチプライヤ数 72 168 174 224
可変精度 DSP ブロック 36 84 87 112
最大トランシーバ数 6 6 9 9
PCI Express ハード IP ブロック数 2 2 2 (1) 2 (1)
FPGA PLL数 5 5 6 6
HPS PLL数 3 3 3 3
最大FPGA ユーザー I/O ピン数 145 145 288 288
最大HPS I/O数 181 181 181 181
FPGA ハード・メモリ・コントローラ 1 1 1 1
HPS ハード・メモリ・コントローラ 1 1 1 1
プロセッサ・コア (ARM Cortex-A9 MPCores) デュアル デュアル デュアル デュアル

表 10. Cyclone V SX SoC デバイス・パッケージ および 最大ユーザー I/O ピン数

Device/Package 
(mm x mm)

U672

F896

0.8 mm 
23 x 23

1.0 mm 
31 x 31

FPGA I/Os

HPS I/Os

XCVRs

FPGA I/Os

HPS I/Os

XCVRs

5CSXC2

145

181

6

-

-

-

5CSXC4

145

181

6

-

-

-

5CSXC5

145

181

6

288

181

9

5CSXC6

145

181

6

288

181

9

表 11. Cyclone V ST SoC ファミリの概要

Maximum Resource Counts for Device

5CSTD5

5CSTD6

LEs (K)

85

110

ALMs

32,075

41,509

M10K memory blocks

397

557

M10K memory (Kb)

3,970

5,570

MLAB (Kb)

480

621

18 bit x 19 bit multipliers

174

224

Variable-precision DSP blocks

87

112

Maximum transceivers

9

9

PCIe hardened IP block(s)

2

2

FPGA PLLs

6

6

HPS PLLs

3

3

Maximum FPGA user I/Os

288

288

Maximum HPS I/Os

181

181

FPGA hardened memory controllers

1

1

HPS hardened memory controllers

1

1

Processor cores (ARM Cortex-A9 MPCore)

Dual

Dual

表 12. Cyclone V ST SoC デバイス・パッケージ および 最大ユーザー I/O ピン数

Device/Package 
(mm x mm)

F896

1.0 mm 
31 x 31

FPGA I/Os

HPS I/Os

XCVRs

5CSTD5

288

181

9

5CSTD6

288

181

9

Notes:

1. Transceiver counts shown are for ≤ 5Gbps. 6Gbps channel count support depends on package and channel usage, see transceiver UG for guidelines.