PDF 資料

Section I. デバイス・コア

Chapter 5. Clock Networks and PLLs in the Cyclone III Device Family (ver 4.1, Jul 2012, 946 KB)

Section II. I/O インタフェース

Chapter 7. High-Speed Differential Interfaces in the Cyclone III Device Family (ver 4.0, Dec 2009, 537 KB)

Chapter 8. External Memory Interfaces in the Cyclone III Device Family (ver 3.1, Jul 2012, 469 KB)

Section III. システムの統合

Chapter 9. Configuration, Design Security, and Remote System Upgrades in the Cyclone III Device Family (ver 2.2, Aug 2012, 2 MB)

Chapter 10. Hot-Socketing and Power-On Reset in the Cyclone III Device Family (ver 3.4, Jul 2012, 200 KB)

Chapter 12. IEEE 1149.1 (JTAG) Boundary-Scan Testing for the Cyclone III Device Family (ver 2.3, Dec 2011, 145 KB)

Section I. Cyclone III デバイス・データシート

Altera Product Catalog (ver 15.1, Nov 2015, 25 MB)

Video and Image Processing Design Using FPGAs (ver 1.1, Mar 2007, 488 KB)
 

A Flexible Architecture to Drive Sharp Two-Way Viewing Angle and Standard LCDs (ver 1.2, Mar 2007, 2 MB)

Altera Cyclone III FPGAs in Wireless Applications (ver 3.0, Mar 2010, 430 KB)

Altera in portable entertainment (ver 2.0, Dec 2007, 196 KB)

AN 425: Using the Command-Line Jam STAPL Solution for Device Programming (ver 2014.09.22, Sep 2014, 1 MB)Updated

Developing MSAN Equipment Using Low-Cost FPGAs (ver 1.1, Jan 2008, 624 KB)

Industrial market solutions from Altera (ver 3.0, Oct 2007, 530 KB)

Using Cyclone III FPGAs for Clearer LCD HDTV Implementation (ver 1.0, Mar 2007, 214 KB)

Video Surveillance Implementation Using FPGAs (ver 1.1, Mar 2007, 507 KB)

Cyclone III の FAQ

Cyclone® III FPGA ファミリに関する FAQ (最もよく尋ねられる質問) を以下に記載します。

全般

エンベデッド乗算器数

エンベデッド・メモリ

システム・クロック管理

I/O 標準とメモリ・インタフェース

ソフトウェアと IP

Nios II エンベデッド・プロセッサ

デバイスのコンフィギュレーション

全般

Cyclone III デバイス・ファミリとは何ですか?

65nm 低コスト Cyclone III ファミリは、コストを重視する広範な量産アプリケーション向けに開発された、低消費電力で多機能性を持った FPGA ファミリです。この第 3 世代 Cyclone シリーズを通じて、アルテラは、低い開発コストおよびシステム・コストを引き続き提供します。この低コスト Cyclone III FPGA ファミリは、5,000 個から 120,000 個のロジック・エレメントを持つ 8 つのファミリ製品から構成され、最大 4M ビットのメモリ、最大 288 個の DSP 乗算器、および幅広い低コスト・パッケージを提供します。

Cyclone III デバイスの製造には、どのプロセス技術が使用されていますか?

Cyclone III デバイスは、リーク電流およびダイミック消費電力を低減するよう設計された TSMC の 65nm (9 層メタル、全層銅配線) ローパワー (LP) プロセス・テクノロジを使用して、300mm ウェハで製造されています。Cyclone III ファミリは、アルテラが TSMC の実証済み LP プロセスを使用した最初の製品となります。

Cyclone III FPGA のユニークな点は何ですか?

Cyclone III FPGA は、低消費電力、多機能性、および低コストのかつてないコンビネーションを提供します。アルテラの Cyclone シリーズのすべての FPGA は、徹底的に低コスト量産アプリケーション向けに構築されており、Cyclone III FPGA は、競合する低コスト FPGA よりもさらに低コストで、より少ない消費電力とより高い性能を実現します。また、アルテラは、Quartus® II デザインおよび開発ソフトウェア、低コスト開発キット、実績のある IP コア、アプリケーションに個別対応したリファレンス・デザインと共に最も総合的かつ生産的な開発ツールも提供しています。

Cyclone III ファミリがターゲットとする市場は何ですか?

ガートナー・データクエストによると、PLD 市場は 2004 年から 2010 年の間に全体で 15.9 % の年複利成長率 (CAGR) を達成し、自動車市場分野が 49.7 % の CAGR、コンシューマ市場分野が 24.4 % の CAGR と共に最も早い成長率を示すものと予測されています。こうした市場分野のアプリケーションはコストを重視するものであることを考えると、Cyclone III ファミリのような低コスト FPGA が主に採用されることになるでしょう。また、ワイヤレス市場も、従来世代や競合 FPGA と比べて優れた低消費電力、高集積、および高いレベルの機能性を備えた Cyclone III ファミリにとって、重要な市場になります。具体的なアプリケーションには、ワイヤレス・ベース・ステーション、ソフトウェア無線、ディスプレイ、およびビデオ/画像処理が含まれます。

Cyclone III デバイスを活用可能な新しいアプリケーションは何ですか?また、それはどのように実現されますか?

Cyclone III FPGA を活用可能な新しいアプリケーションついては、プレスリリースまたはアルテラの Web サイトをご参照ください。

Cyclone III ファミリの低消費電力戦略はどのようなものですか?

Cyclone III ファミリは、TSMC の 65nm LP プロセスや Quartus II ソフトウェアの独自の消費電力管理機能など複数の技術を活用して、90nm Cyclone II ファミリより最大 50% 低い消費電力、および競合 FPGA より最大 75% 低い消費電力を実現します。TSMC の 65nm LP プロセスは、DVR、携帯端末、ポータブル・メディア・プレイヤーなどのポータブルおよびコンシューマ市場のアプリケーション向けに、最小のスタティックおよびダイナミック消費電力を提供するよう最適化されています。Quartus II 開発ソフトウェアの PowerPlay 技術は、タイミングおよび性能要件を満たしながら、最小の消費電力を得られるようデザインを自動的に解析・最適化します。低消費電力がもたらす利点には、温度が変化する環境での動作、冷却システムのコスト削減または軽減、およびポータブル・アプリケーションのバッテリ寿命時間の延長が含まれます。

Cyclone III ファミリのコスト戦略はどのようなものですか?

Cyclone III デバイスは、小型ダイサイズ、高集積、低コストという 65nm テクノロジの利点を最大限に活用しています。また、Cyclone III デバイスは、ダイサイズとボード面積を縮小するために、スタッガード I/O パッドを使用しています。また、低コスト・パッケージ・オプションの幅広い選択肢と、低コストの一般向けパラレル・フラッシュメモリによる、コンフィギュレーション・デバイスのサポートにより、アルテラは最小コストの FPGA ソリューションの提供を実現しています。

Cyclone III デバイスを短期間で量産に移行させるアルテラの能力も、デバイス・ファミリの低コスト化に貢献するものです。新製品の発表後いち早く量産を開始することにより、最高品質の製品を必要なときに必要な量だけお届けできます。アルテラは、DFM (Design-For-Manufacturability) や性能の最適化などの重要な問題をそれぞれの新しいプロセスの初期段階においてすべて解決する目的で、ファウンドリ・パートナーである TSMC と緊密に協力しています。デザイン・チームとプロセス・チームは一丸となって、各プロセス・ノードにおける技術的な課題を克服することにより、アルテラは量産において確実に業界をリードし続けることができます。

Cyclone III ファミリの性能について詳しく教えてください。

90nm Cyclone II ファミリがすでに競合する FPGA ファミリよりも 3 グレード分高速な性能を提供しているため、アルテラは、Cyclone III ファミリでは、消費電力、多機能性、およびコストの面で改善を図り、コア・ロジック性能に関しては Cyclone II ファミリと同等に据え置きました。性能改善は、エンベデッド乗算器、オンボード・メモリ、外部メモリ・インタフェース、および I/O において図られています。

Cyclone III デバイスと Cyclone II デバイスの違いは何ですか?

65 nm Cyclone III ファミリ・デバイスは、90 nm プロセスで製造されている従来世代に比べて、1.7 倍のロジック数、3.5倍 のメモリ、2 倍の乗算器、ロジック・エレメント当たり 20 % 低いコストという性能を提供します。Cyclone III FPGA は、Cyclone II FPGA と比べ (コア) 消費電力が半減されています。また、業界標準の一般向けパラレル・フラッシュメモリ・デバイスをサポートする低コストのコンフィギュレーション・オプションも提供し、Cyclone II FPGA より高速なメモリ・インタフェースをサポートし、I/O と PLL のより高い柔軟性を実現しています。

詳細については Cyclone III と Cyclone II FPGA の機能比較 をご覧ください。

Cyclone III デバイスと Stratix III デバイスの違いは何ですか?

Stratix® III FPGA は、高性能デバイス・ファミリとして、等価 LE 数 47,500 ~ 338,000 という大幅に高い集積度、より大きいメモリ容量、および専用デジタル信号処理 (DSP) ブロックを提供します。Stratix III FPGA の詳細については、Stratix III デバイス・ファミリのページをご覧ください。

Cyclone III デバイス・ファミリのファミリ・メンバーとパッケージは?

Cyclone III デバイス・ファミリには、5K ロジック・エレメント (LE) ~ 120K LE までの 8 つのメンバーが含まれています。Cyclone III デバイスには、低コスト・パッケージである TQFP (薄型クワッド・フラット・パック)、PQFP (プラスチック・クワッド・フラット・パック)、FineLineBGA パッケージ、および Ultra FineLine BGA パッケージが提供され、バーティカル・マイグレーション (異なる集積度デバイス間における同一パッケージでのピン互換) をサポートしています。

詳細は、Cyclone III ファミリの概要ページをご覧ください。

Cyclone III デバイスはいつ提供開始されますか?

最初の Cyclone III デバイスは現在、出荷中です。

Cyclone III FPGA によるデザインはいつ開始できますか?

Cyclone III によるデザインは、100K LE を超える集積度レベルをサポートする無料の Quartus II Web Edition ソフトウェアをダウンロードしてインストールすることにより、今すぐ開始することができます。アルテラは、使いやすい Quartus II ソフトウェアで、最小の開発コストと最短のデザイン完了時間を実現し、スムーズな成功するデザイン・フローを保証します。

Cyclone FPGA または Cyclone II FPGA デザインを Cyclone III FPGA に移行することはできますか?

いいえ、Cyclone III デバイスは Cyclone II または Cyclone FPGA とのピン互換性はありません。Cyclone III デバイス・ファミリの主要なデザイン目標は、低消費電力、多機能性、低コストのかつてない組み合わせを提供することです。Cyclone シリーズ内でピン互換性を持たせると、Cyclone III デバイス・ファミリ向けにアーキテクチャを最適化できなくなります。

どうすれば Cyclone III FPGA をターゲットとして既存のアルテラ FPGA デザインを転送できますか?

バージョン 7.0 以降の Quartus II ソフトウェアでは、既存のアルテラ FPGA デザインのターゲットを Cyclone III FPGA に変更することができます。これにはデザインの再コンパイルが必要です。

Cyclone III デバイスを使用するために必要なボード上の電源数について説明してください。

Cyclone III FPGA では、ボード上に VCCINT (1.2 V)、VCCA_PLL (2.5 V) 用、ユーザー制御可能な VCCIO (3.3 V、3.0V、2.5 V、1.8 V、1.5 V、または 1.2 V) 用の 2 つの電源が最低限必要です。

エンベデッド乗算器数

Cyclone III デバイスが備えているエンベデッド・マルチプライヤについて説明してください。

Cyclone III デバイスは、260 MHz で動作可能な最大 288 個の 18 x 18 エンベデッド・マルチプライヤを備えています。このエンベデッド・マルチプライヤは、2個の 9 x 9 マルチプライヤに構成することもが可能なため、最大 566 個の 9 x 9 マルチプライヤを提供できます。このマルチプライヤは、通常の DSP アプリケーションで使用される効率的な乗算機能を提供します。Cyclone III FPGA 製品のエンデッド・マルチプライヤは、低コスト DSP アプリケーションのシステム全体の性能を向上させ、システム・コストを削減します。

詳細は、Cyclone III エンベデッド・マルチプライヤのページをご覧ください。

エンベデッド・メモリ

Cyclone III デバイスに搭載されるメモリの種類ならびに機能について説明してください。

Cyclone III FPGA は、最高 4 M ビットのエンベデッド・メモリを提供します。エンベデッド・メモリは、列ごとに配置された 9 Kビット (M9K) の RAM ブロックで構成されています。各メモリ・ブロックは最高 260 MHz でのデータ転送が可能です。また、各 M9K RAM メモリ・ブロックは、本格的なデュアル・ポート・メモリ、シンプル・デュアル・ポート・メモリ、およびシングル・ポート・メモリ、ROM、および FIFO (First-in First-out) バッファ機能を含む、様々な種類のメモリの実現が可能です。また、各ブロックは、エラー制御、データ幅混在モード、およびクロック混在モードのサポートのための追加パリティ・ビットを備えています。

詳細は、Cyclone III エンベデッド・メモリのページをご覧ください。

システム・クロック管理

Cyclone III デバイスで提供されるシステム・クロック管理ソリューションについて説明してください。

Cyclone III デバイスでは、完全なシステム・クロック管理ソリューションを提供するためにグローバル・クロック・ネットワークやオン/オフ・チップ機能を備えた PLL 回路機能を搭載しています。Cyclone III デバイスには、グローバル・クロック・ネットワーク・ラインに直接接続する最大 16 個の専用クロック入力ピンを搭載しています。

グローバル・クロック・ネットワークの構成要素とその応用について説明してください。

Cyclone III FPGA 製品に搭載されているグーバル・クロック・ネットワークは、デバイス全体にわたりアクセス可能な 20 本のグローバル・クロック・ラインで構成されています。このクロック・ネットワークは、スキューを最小限に抑え、クロック、クリア、およびリセット信号をデバイス内の全リソースに提供できるように最適化されています。

Cyclone III デバイスで利用可能な PLL 回路数および提供される PLL 機能について説明してください。

Cyclone III デバイスには、最大 4 個の PLL 回路が搭載されています。この PLL 回路は、逓培および位相シフト、プログラマブル・デューティ・サイクル、プログラマブル・バンド幅、スペクトラム拡散クロック入力、ロック検出、および差動 I/O のサポート用出力など、汎用的なクロック管理機能を提供します。システム上の他のデバイスにクロック信号を送信する際に、外部クロック出力機能 (1 つの PLL 当たり 1 つ) を利用することができるため、クロック管理用に新たなデバイスをボード上に追加する必要がなくなります。

詳細は、Cyclone III システム・クロック管理のページをご覧ください。

I/O 標準とメモリ・インタフェース

Cyclone III デバイスでサポートされるシングル・エンド標準 I/O 規格について説明してください。

Cyclone III デバイスは、LVTTL、LVCMOS、SSTL、HSTL、PCI、および PCI-X を含む様々なシングル・エンド標準 I/O 規格をサポートしています。シングル・エンド I/O 標準は、差動標準 I/O 規格と比べて電流ドライブ容量が高く、DDR、DDR2 SDRAM、QDRII SRAM デバイスなどの先進メモリ・デバイスにインタフェースする際に不可欠です。Cyclone III デバイスでは特定の標準I/O規格に対し 2 mA から最大 16 mA までの範囲でプログラム可能なドライブ能力管理をサポートしています。

Cyclone III デバイスでサポートされる差動標準 I/O 規格について説明してください。

Cyclone III デバイスは、LVDS、mini-LVDS、RSDS、および LVPECL をサポートしています。LVDS は、840 Mbps の送信データおよび 875 Mbps の受信データ速度を提供します。Cyclone III デバイスでは、送信の際、出力データを最適な LVDS 振幅信号に変換するための外部抵抗を使ったネットワークは必要ありません。

Cyclone III デバイスでサポートされる外部メモリ・インタフェースについて説明してください。

Cyclone III FPGA は、迅速なタイミング・クロージャを実現するオート・キャリブレーション PHY を使用して、最高 400 Mbps で SDR、DDR および DDR2 SDRAM デバイス、および QDRII SRAM デバイスとインタフェース接続するために、速度が最適化された専用回路をサポートします。

詳細は、Cyclone III インタフェースおよびプロトコルのサポート・ページをご覧ください。

ソフトウェアと IP

Cyclone III デバイスをサポートする Quartus II 開発ソフトウェアのバージョンは何ですか?

Cyclone III デバイスは、Quartus II サブスクリプション・エディション ソフトウェアおよび無償のQuartus II Web Edition ソフトウェアのバージョン 7.0 以上によってサポートされます。次のソフトウェア・リリースでは、プログラミング・ファイルの生成にも対応する予定です。

Quartus II 開発ソフトウェアのバージョン 7.0 には、SOPC Builder システム開発ツールと Nios® II エンベデッド・プロセッサ・ファミリの Cyclone III FPGA をサポートするための新しいアップデートが含まれています。高速ソース同期インタフェース (DDR や DDR2 など) の高速タイミング・クロージャとクロック・マルチプレクス・デザイン構造を実現するために、Cyclone III FPGA をサポートする TimeQuest タイミング・アナライザと SDC タイミング制約のアップデートも行われています。PowerPlay 消費電力解析および最適化機能により、簡単な操作のコンパイルによってデザインの消費電力を自動的に低減できます。

Cyclone III デバイスをサポートするサード・パーティ製ツールについて説明してください。

Cadence、Mentor Graphics®、Synopsys、および Synplicity などの主要 EDA ベンダから提供されている合成およびシミュレーション・ツールが Cyclone III デバイス・ファミリをサポートしており、アルテラのデバイスにおいて最高品質をもたらします。

Cyclone III デバイス向けに提供さる IP コアについて説明してください。

Cyclone III デバイス用に最適化された、実績のある 40 以上の IP コアが提供されます。アルテラおよびアルテラ・メガファンクション・パートナー・プログラム (AMPPSM) のパートナー企業より、以下のような Cyclone III アーキテクチャ向けに最適化された様々な IP コアが提供されています。

  • Nios II エンベッド・プロセッサ
  • 一般的に使用される 9 つの IP 機能で構成されるビデオおよび画像処理スイート
  • FFT/IFFT
  • PCI コンパイラ
  • FIR コンパイラ
  • NCO コンパイラ
  • POS-PHY コンパイラ
  • Reed Solomon コンパイラ
  • Viterbi コンパイラ

Nios II エンベデッド・プロセッサ

Cyclone III デバイスでは、Nios II エンベデッド・プロセッサ・ファミリはサポートされていますか?

はい。Cyclone III デバイスは、ユーザーによるコンフィギュレーションが可能で製造中止の心配がないアルテラの汎用 RISC エンベデッド・ソフト・プロセッサ・ファミリである Nios II エンベデッド・プロセッサにより完全にサポートされています。第 2 世代 Nios II エンベデッド・プロセッサは、最も完全な高性能・低コスト・ソフトウェア開発ツール・セットであり、エンベデッド・ソフト・プロセッサにおけるアルテラのリーダーシップを強調します。Cyclone III デバイス・ファミリは、単一のデバイス上に複数のNios II エンベデッド・プロセッサを組み込むことが可能で、低コスト化、高集積化、および低消費電力化を実現します。Cyclone III デバイスは、価格と性能面で最適化されている 3 つの Nios II プロセッサ・コア (高速、エコノミー、標準) を提供するため、卓越した柔軟性、バランスの取れた性能ニーズへの対応、およびデバイス・リソースの利用が行えます。この 3 つの全てのコアは、共通のインストラクション・セット・アーキテクチャを実現しており、100 % コード互換です。

デバイスのコンフィギュレーション

Cyclone III デバイスをサポートするコンフィギュレーション・デバイスについて説明してください。

ソリューション全体のコストを最小限に抑えるために、Cyclone III デバイス・ファミリは低コスト・シリアル・コンフィギュレーション・デバイス・ファミリによってサポートされています。これらのシリアル・コンフィギュレーション・デバイスは、対応する Cyclone III デバイスの単価の平均 10% のコストで量産アプリケーション向けに提供されます。4 種類のシリアル・コンフィギュレーション・デバイス (1 Mbit、4 Mbit、16 Mbit、および 64 Mbit) が、省スペースの 8 ピンおよび 16 ピン SOIC (スモール・アウトライン集積回路) パッケージで提供されます。

Cyclone III FPGA は、外部ホストを必要とせずに Intel の業界標準並列フラッシュ・デバイスを使用するコンフィギュレーションもサポートしています。