Cyclone® FPGA シリーズは、低消費電力、低コスト・デザインのニーズを満たすために開発され、製品の早期市場投入を可能にします。各世代の Cyclone FPGA製品は、低コスト化のニーズを満たしつつ、高集積化、高性能化、低消費電力化、および早期市場投入を実現するための技術的課題を解決してきました。

日本語版資料は、英語版を翻訳したもので、内容に相違が生じる場合には原文を優先します。
こちらの日本語版は参考用としてご利用ください。設計の際には、最新の英語版で内容をご確認ください。

Cyclone® II デバイス・ハンドブックは、Cyclone II FPGA ファミリ・データ・シートとCyclone II の機能をどのように使用するかの詳細情報を提供します。その他に、デバイス・ピン配置や PCBレイアウト・ガイドライン情報を紹介しています。ハンドブックに掲載されている個別の資料は、以下をご覧下さい。

Cyclone II ピンアウト 情報を取得する

Cyclone II デバイス・ハンドブック 日本語版 (3 MB)

Cyclone II Device Handbook (All Sections) 英語版 (6 MB)

Section I. Cyclone II デバイス・ファミリ・データ・シート

 

Section II. クロック管理

Section III. メモリ

Section IV. 標準 I/O 規格
 

 

Section V. DSP

Section VI. コンフィギュレーションおよびテスト

Section VII. PCB レイアウトの ガイドライン

Cyclone II FAQ

アルテラの Cyclone® II デバイスに関するFAQ(最もよく尋ねられる質問)を以下に記載します。

一般的な質問

エンベデッド・マルチプライヤ

メモリ

システム・クロック管理

I/O標準とメモリ・インタフェース

ソフトウェアおよびIP

デバイスのコンフィギュレーション

Nios II ソフトコア・エンベデッド・プロセッサ

一般的な質問

Cyclone II デバイス・ファミリとは何ですか?

Cyclone II デバイス・ファミリは、アルテラが提供する低コストCycloneシリーズの第2世代ファミリです。Cyclone II FPGA製品は、第1世代Cycloneデバイスと比べ、30%低いコスト、そして3倍以上のロジック集積度を提供します。TSMCで実証済みの90nm 低誘電(Low-K)プロセス技術をベースにしたCyclone II デバイスは、競合FPGAデバイスの半分のコストで提供され、業界最小コストのFPGA製品の地位を維持します。4,608個から68,416個のロジック・エレメント(LE)の集積度範囲で提供されるCyclone II デバイスは、最大1.1M ビットのエンベデッド・メモリ、最大150個の18x18 エンベデッド・マルチプライヤ、およびフェーズ・ロック・ループ(PLL)回路を備え、多くの外部メモリ・インタフェースと差動/シングルエンドI/O標準をサポートします。

Cyclone II デバイス・ファミリで採用されているプロセス技術は何ですか?

Cyclone II FPGA ファミリは、Stratix® II デバイスで採用されたプロセス技術と同じTSMCの1.2V 90nm 低誘電(Low-K)プロセスをベースに製造されています。

Cyclone II デバイス・ファミリがターゲットとする市場はどこですか?

Cyclone II デバイス・ファミリは、コンシューマ・エレクトロニクス、先進通信および無線/移動体システム、コンピュータ周辺機器、産業機器、および自動車を含む、幅広い市場における量産アプリケーションに最適化された低コスト・ソリューションです。Cyclone II デバイスは、工業用温度、もしくは オートモーティブ・グレード・バージョンでの提供も行っていますCyclone II デバイスは、エンベデッド・メモリ、エンベデッド・マルチプライヤ、PLL回路、および低コスト・パッケージ等の新機能や拡張機能を搭載し、ビデオ・ディスプレイ、デジタルテレ(DTV)、デジタル・セットトップボックス(DSTB)、DVDプレイヤー、DSLモデム、ホーム・ゲートウェイ、およびミッドレンジ/ローエンド・ルータなどの量産アプリケーションに最適化されています。

ASICの代替ソリューションとしてCyclone II デバイスが理想的な理由は何ですか?

Cyclone II ファミリは、NRE (Non-Recurring Engineering)開発費の先行投資や 最低発注数量(MOQ)を必要としない、柔軟で低リスクな選択肢を提供します。Cyclone II デバイスは、他のFPGAにはないコスト構造を提供する一方で、高性能デジタル信号処理(DSP)用途向けの18x18 エンベデッド・マルチプライヤ、最大334MbpsのDDR2および最大668MbpsのQDRIIなどの高速メモリ・インタフェース等の最新機能を提供します。

Cyclone II デバイス・ファミリのファミリ・メンバーとパッケージについて教えてください。

Cyclone II デバイス・ファミリは、4,608個から68,416個のロジック・エレメントの集積度範囲を提供する6製品から構成されています。Cyclone II デバイスには、低コスト・パッケージのTQFP(薄型クワッド・フラット・パック)、PQFP(プラスチック・クワッド・フラット・パック)、およびFineLineBGA® パッケージで提供され、パーティカル・マイグレーション(異なる集積度デバイス間における同一パッケージでのピン互換)をサポートしています。

表1. Cyclone II デバイス・ファミリの概要

機能 EP2C5 EP2C8 EP2C20 EP2C35 EP2C50 EP2C70
ロジック・エレメント (LE)数 4,608 8,256 18,752 33,216 50,528 68,416
M4K RAMメモリ・ブロック数 26 36 52 105 129 250
合計RAMメモリ・ビット数 119,808 165,888 239,616 483,840 594,432 1,152,000
18x18 エンベデッド・マルチプライヤ数 13 18 26 35 86 150
PLL数 2 2 4 4 4 4
最大ユーザ I/O ピン数 142 182 315 475 450 622

表2. Cyclone II パッケージの種類と最大ユーザI/O ピン数

デバイス 144ピン 
TQFP
208ピン
PQFP
240ピンPQFP 256ピン
FineLine BGA
484ピン
Ultra FineLine BGA
484ピン
FineLine BGA
672ピン
FineLine BGA
896ピン
FineLine BGA
EP2C5

89

142

- 158 - - - -
EP2C8

85

138

- 182 - - - -
EP2C20     142 152 - 315 - -
EP2C35     - - 322 322 475 -
EP2C50     - - 294 294 450 -
EP2C70     - - - - 422 622

Cyclone II デバイスとCycloneデバイスの違いについて説明してください。

Cyclone II デバイスは、第1世代Cycloneデバイスよりも低価格で高い集積度を提供します。Cyclone II FPGA 製品は90nmプロセス技術で製造され、Cycloneファミリは0.13µmプロセス技術で製造されています。また、この第2世代デバイス・ファミリは、第1世代デバイスと比べて、エンベデッド・マルチプライヤ、より多くのPLL回路、より多くの標準I/O規格のサポート、および新しいメモリ・デバイスに対応するインタフェースなどの多くの機能を提供します。

Cyclone II デバイスとStratix II デバイスの違いについて説明してください。

TCyclone II とStratix II デバイス・ファミリは、異なる市場ニーズに対応するよう開発されています。Stratix II FPGAファミリの基本ビルディング・ブロックはアダプティブ・ロジック・モジュール (ALM)を採用しています。Cyclone II FPGA製品は4入力ルックアップ・テーブル(LUT)およびレジスタで構成される基本ビルディング・ブロックで構成されたロジック・エレメント(LE)を使用しています。なお、Cyclone IIデバイスはStratix II デバイスと類似する以下の特長を備えています。

  • コア電圧:1.2V

  • プロセス:90nm・低誘電(Low-K)プロセス技術

  • メモリ・ブロック:4Kビット・メモリ・ブロック構造(M4K RAMブロック)

Cyclone II とStratix II デバイスで集積度が重複する理由について説明してください。

Cyclone II とStratix II デバイスで集積度が重複する理由は、異なった市場のニーズを満たすためです。Stratix II デバイスは、ハイエンド・アプリケーションに必要な高機能を提供する業界で最速かつ最高集積度を誇るFPGA 製品です。一方、業界最小コストのFPGA製品であるCyclone II デバイスは、低コストの量産アプリケーション用途に最適な機能および性能を提供します。

Cyclone II デバイスとCycloneデバイスには、ピン互換性がありますか?

いいえ、Cyclone II デバイスはCycloneデバイスとのピン互換性はありません。低コスト化が開発の最優先目標でした。ピン互換性を確保すると、ダイ・サイズが最適化できず、大きくなるためです。

Cyclone II デバイスを使用するために必要なボード上の電源数について説明してください。

3つの電源を必要とする競合FPGAデバイスとは異なり、Cyclone II デバイスは、VCCINT(1.2V)用にとVCCIO(3.3V、2.5V、1.8V、または1.5V)用に1つ、合計2つのユーザが管理可能な電源のみを必要とし、システム内の電力管理を簡素化しています。

エンベデッド・マルチプライヤ

Cyclone II デバイスが備えているエンベデッド・マルチプライヤについて説明してください。

Cyclone II デバイスは、250MHzで動作可能な最大150個の18x18 エンベデッド・マルチプライヤを備えています。このエンベデッド・マルチプライヤは、1個の18x18 マルチプライヤを 2個の9x9 マルチプライヤに設定変更が可能なため、最大300個の9x9 マルチプライヤを提供することができます。このマルチプライヤは、通常のDSPアプリケーションで使用される効率的な乗算機能を提供します。Cyclone II FPGA製品のエンデッド・マルチプライヤは、低コストDSPアプリケーションのシステム全体の性能を向上させ、システム・コストを削減します。

メモリ

Cyclone II デバイスに搭載されるメモリの種類ならびに機能について説明してください。

Cyclone II デバイスのエンベデッド・メモリは、コラムに配置された4KビットのM4K RAMメモリ・ブロックで構成されており、各メモリ・ブロックは250MHz以上のデータ転送能力を備えています。また、各M4K RAMメモリ・ブロックは、本格的なデュアル・ポート・メモリ、シンプル・デュアル・ポート・メモリ、およびシングル・ポート・メモリ、ROM、およびFIFO(First-in First-out)バッファ機能を含む、様々な種類のメモリの実現が可能です。また、各ブロックは、エラー制御、データ幅混在モード、およびクロック混在モードのサポートのための追加パリティ・ビットを備えています。

システム・クロック管理

Cyclone II デバイスで提供されるシステム・クロック管理ソリューションについて説明してください。

Cyclone II デバイスでは、完全なシステム・クロック管理ソリューションを提供するためにグローバル・クロック・ネットワークやオン/オフ・チップ機能を備えたPLL回路機能を搭載しています。Cyclone II デバイスには、グローバル・クロック・ネットワーク・ラインに直接接続する最大16個の専用クロック入力ピンを搭載しています。

グローバル・クロック・ネットワークの構成要素とその応用について説明してください。

Cyclone II FPGA製品搭載されているグローバル・クロック・ネットワークは、デバイス全体にわたりアクセス可能な16本のグローバル・クロック・ラインで構成されています。このクロック・ネットワークは、スキューを最小限に抑え、クロック、クリア、およびリセット信号をデバイス内の全リソースに提供できるように最適化されています。

Cyclone II デバイスで利用可能なPLL回路数および提供されるPLL機能について説明してください。

Cyclone II デバイスには、最大 4個のPLL回路が搭載されています。このPLL回路は、逓培および位相シフト、プログラマブル・デューティ・サイクル、プログラマブル・バンド幅、スペクトラム拡散クロック入力、ロック検出、 および差動I/Oサポート用出力など、汎用的なクロック管理機能を提供します。システム上の他のデバイスにクロック信号を送信する際に、外部クロック出力機能(1つのPLL当たり1つ)を利用することができるため、クロック管理用に新たなデバイスをボード上に追加する必要がなくなります。

I/O標準とメモリ・インタフェース

Cyclone II デバイスでサポートされる外部メモリ・インタフェースについて説明してください。

Cyclone II デバイス・ファミリにはシングル・データ・レート(SDR)、ダブル・データ・レート(DDR)、DDR2 SDRAM デバイス、およびQDRII SRAMデバイスにインタフェースするために、速度が最適化された専用回路をサポートします。 表3に各メモリ・インタフェースのクロック・スピードおよび最大データ転送レートが記載されています。

表3. Cyclone II デバイスでサポートされる外部メモリ・インタフェース

メモリ・デバイスの種類 最大クロック・スピード 最大データ転送レート
SDR SDRAM 167 MHz 167 Mbps
DDR SDRAM 167 MHz 334 Mbps
DDR2 SDRAM 167 MHz 334 Mbps
QDRII SRAM 167 MHz 668 Mbps

Cyclone II デバイスでサポートされるシングル・エンド標準I/O規格について説明してください。

Cyclone II デバイスは、LVTTL、LVCMOS、SSTL、HSTL、PCI、およびPCI-Xを含む様々なシングル・エンド標準I/O規格をサポートしています。シングル・エンドI/O標準は、差動標準I/O規格と比べて電流ドライブ容量が高く、DDRおよびDDR2 SDRAMデバイスなどの先進メモリ・デバイスにインタフェースする際に不可欠です。Cyclone II デバイスでは特定の標準I/O規格に対し2mAから最大24mAまでの範囲でプログラム可能なドライブ能力管理をサポートしています。表4に、Cyclone II デバイスでサポートされるシングル・エンド標準I/O規格とそれらの性能が記載されています。

表4. Cyclone II デバイスでサポートされるシングルエンドI/O 標準

標準I/O規格 性能 一般的なアプリケーション
3.3-V/2.5-V/1.8-V LVTTL 167 MHz 汎用
3.3-V/2.5-V/1.8-V/1.5-V LVCMOS 167 MHz 汎用
3.3-V PCI 66 MHz PCおよびエンベデッド
3.3-V PCI-X 100 MHz PCおよびエンベデッド
2.5-V/1.8-V SSTL Class I 167 MHz メモリ
2.5-V/1.8-V SSTL Class II 133/125 MHz メモリ
1.8-V/1.5-V HSTL Class I 167 MHz メモリ
1.8-V/1.5-V HSTL Class II 100 MHz メモリ

Cyclone II デバイスでサポートされる差動標準I/O規格について説明してください。

Cyclone II デバイスは、LVDS、mini-LVDS、RSDS、およびLVPECLをサポートしています。LVDSは、622Mbpsの送信データおよび 805Mbps の受信データ速度を提供します。Cyclone II デバイスでは、送信の際、出力データを最適なLVDS振幅信号に変換するために外部抵抗を使ったネットワークが必要になります。表 5 に、Cyclone II デバイス・ファミリによってサポートされる差動標準I/O規格が記載されています。

表5. Cyclone II デバイスでサポートされる差動I/O標準

標準I/O規格 性能 一般的な用途
差動HSTL 167 MHz メモリ
差動SSTL 167 MHz メモリ
LVPECL 150 MHz クロック
LVDS 805 Mbps(受信側)、622 Mbps(送信側) チップ間、バックプレーン・ドライバ
RSDS 170 Mbps チップ間
Mini-LVDS 170 Mbps チップ間

ソフトウェアおよびIP

Cyclone II デバイスをサポートするQuartus II デザイン・ソフトウェアのバージョンは何ですか?

Cyclone II デバイスは、Quartus II サブスクリプション・エディション ソフトウェアおよび無償のQuartus II Web Edition ソフトウェアのバージョン4.1以上によってサポートされます。Cyclone II デバイスのプログラミング・ファイルの生成機能は、次のソフトウェアのリリース時にサポートされます。

Cyclone II デバイスをサポートするサード・パーティ製ツールについて説明してください。

Cadence、Mentor Graphics®、Synopsys、およびSynplicityなどの主要EDAベンダから提供されている合成およびシミュレーション・ツールがCyclone II デバイス・ファミリをサポートしており、アルテラのデバイスにおいて最高品質をもたらします。これらのサード・パーティ製ツールには、次のツールが含まれます。

  • Cadence NC-Simバージョン5.1

  • Mentor Graphics Precision RTL Synthesisバージョン2004aアップデート1およびModelSim®バージョン5.8cソフトウェア

  • Synopsys VCSバージョン7.1.1、Sciroccoバージョン2002.06、およびPrimeTimeバージョン2003.03

  • Synplicity SynplifyおよびSynplify Proバージョン7.6.1ソフトウェア

Cyclone II デバイス向けに提供されるIPコアについて説明してください。

Cyclone II デバイス用に最適化された40以上のIPコアが提供されます。アルテラおよびアルテラ・メガファンクション・パートナー・プログラム(AMPPSM)のパートナ企業より、以下のようなCyclone II アーキテクチャ向けに最適化された様々なIPコアが提供されています。

  • Nios II エンベデッド・プロセッサ

  • DDR SDRAM コントローラ

  • FFT/IFFT

  • PCI コンパイラ

  • FIR コンパイラ

  • NCO コンパイラ

  • POS-PHY コンパイラ

  • Reed Solomon コンパイラ

  • Viterbi コンパイラ

デバイスのコンフィギュレーション

Cyclone II デバイスをサポートするコンフィギュレーション・デバイスについて説明してください。

アルテラは、ソリューション全体のコストを最小限に抑えるために、Cyclone II デバイス・ファミリ向けの 低コスト・シリアル・コンフィギュレーション・デバイス・ファミリを開発しました。これらのシリアル・コンフィギュレーション・ デバイスは、対応するCyclone II デバイスの単価の平均10%のコストで量産アプリケーション向けに提供されます。4種類のシリアル・コンフィギュレーション・デバイス(1Mbit、4Mbit、16Mbit、および64Mbit)が、省スペースの8ピンおよび16ピンSOIC(スモール・アウトライン集積回路)パッケージで提供されます。

Nios II ソフトコア・エンベデッド・プロセッサ

Cyclone II デバイスでは、Nios II エンベデッド・プロセッサ・ファミリはサポートされていますか?

はい。Cyclone II デバイスは、ユーザによるコンフィギュレーションが可能で製造中止の心配がないアルテラの汎用RISCソフト・エンベデッド・プロセッサ・ファミリであるNios II エンベデッド・プロセッサにより完全にサポートされています。第2世代Nios II プロセッサは、最も完全な高性能・低コスト・ソフトウェア開発ツール・セットであり、ソフト・エンベデッド・プロセッサにおけるアルテラのリーダーシップを強調します。Cyclone II ファミリは、単一のデバイス上に複数のNios II プロセッサを組み込むことが可能で、低コスト化、高集積化、および低消費電力化を実現します。Cyclone II デバイスは、価格と性能面で最適化されている3つのNios II プロセッサ・コア(高速、エコノミー、標準)を提供することで、設計者は卓越した柔軟性、バランスの取れた性能ニーズへの対応、およびデバイス・リソースの利用が行えます。この3つの全てのコアは、共通のインストラクション・セット・アーキテクチャを実現しており、100%コード互換です。