Cyclone II コスト最適化アーキテクチャ

Cyclone® デバイスの成功を基に、アルテラはかつてない最も低コストなFPGAである Cyclone IIファミリを発表しました。 Cyclone II デバイスにより、これまではFPGA が高すぎると考えられていたコスト重視のアプリケーションにおいて、新しいプログラマブル・ソリューションを実現します。

量産向けアプリケーション向けのさらなる低コスト、高集積、そしてより高い機能性を求める場合には、65nm Cyclone III FPGA を活用ください。

低コスト化への挑戦

低コスト FPGA を設計するときには、性能、機能、および全体的なデバイス・コストの間でトレードオフを図ることが必要です。FPGA の設計者は、完全なソリューションに対して十分なロジックおよびメモリ領域を確保しながら、低価格で満足できる性能を提供する必要があります(図 1)。

アルテラは、ターゲット・アプリケーションに最適な性能を提供するアーキテクチャを作成することによって設計者を支援します。オリジナルの Cyclone ファミリと同等の性能の Cyclone II FPGA を設計することにより、Cyclone II デバイスは、90-nm テクノロジの優位性(小型ダイ・サイズ、高集積度、および低コスト)と、低コストFPGAにおける最速性能を提供します。すべての Cyclone II デバイスは、TSMC の90-nm プロセス技術low-k低誘電材を使用して 300-mm ウェハ上に製造されています。

図 1. パワー、性能、コストのバランスを図る

少ないリソースで多くの機能を

量産アプリケーションにおいて低コストの目標を難なく達成する FPGA を開発するために、アルテラは新しいデザイン手法を採用しました。従来の Optimization-by-Eliminationによる最適化アプローチでは、ソフトウェア上の機能除去により既存の高集積度製品のコスト削減を行います。この方法は FPGA のコストを低減するのに多少の効果はありますが、特定のダイ・サイズおよびパッケージに対して、必ずしも可能な最低価格値が得られるとは限りません。

対照的に、アルテラが Cyclone および Cyclone II デバイスを構築するのに使用したデザイン手法は、既存の製品の用途変更によるものではありません。第一世代のデバイスに使用されたプロセスと同様、Cyclone II アーキテクチャの定義は当初より低コストでのデザイン構築に的を絞っていました。

Cyclone II デバイスはパッド・リミテッドです。パッド・リミテッドなダイは、I/O 構造を可能な限り小さくすることで、ダイ・コストが最も低くなります。Cyclone II デバイスにはスタッガード I/O パッドを持つものもあります。スタッガード I/O パッドでは、I/O パッドが2 列にジグザグに配置され、使用可能な I/O パッド数が増加します。

Cyclone II デバイスは、ユーザに十分な I/O ピン数と最小コストを提供する小型パッケージを慎重に選択することからスタートして構築されました。パッケージの物理的寸法から、パッド・リミテッドなダイの最大サイズが決定されます。ロジックは可能な限り多くのロジック・エレメント(LE)、メモリ・ブロック、エンベデッド・マルチプライヤ・ブロック、および他の顧客要求の高い機能が配置され、利用可能な領域における最大限の機能を保証しています。

Cyclone II FPGA の配線構造は、効率を高めるために機能強化されました。ロジック・アレイ・ブロック(LAB)は、オリジナルの Cyclone ファミリの 10 個の ロジック・エレメント(LE) ではなく、16 個のLEで構成しています。90 nm では、オンチップ遅延は LE よりも配線に起因します。LABを16 個の LEで構成することにより、配線量が減るため性能を向上させることができます。

Cyclone II アーキテクチャ

Cyclone II アーキテクチャは、最大 68K のロジック・エレメント(LE)、エンベデッド・メモリ・ブロック、エンベデッド・マルチプライヤ、および フェーズ・ロック・ループ(PLL) 、およびそれらの周囲を取り囲む I/O エレメント(IOE)で構成されています(図 3)。これらの各構造に対するクロック信号およびデータ信号は、高効率の内部接続配線および低スキュー・クロック・ネットワークにより接続されます。

図2. Cyclone II のフロアプラン

面積効率の高い IOE はデバイス周辺の I/O バンクにグループ化されており、最小のダイ面積で大きな能力を提供します。Cyclone II デバイスは、最大 805 Mbps(受信時)および 622 Mbps (送信時)の LVDS 標準 I/O 規格など、さまざまなシングルエンドおよび差動標準 I/O 規格をサポートします。各 IOE には、ダブル・データ・レート(DDR)アプリケーションのための3 個のレジスタ、プログラマブル・ドライブ出力電流値、バス・ホールド、およびプログラマブル・スルー・レートなどのI/O関連回路が含まれています。

I/O バンクには、専用の外部メモリ・インタフェース回路を持つものもあります。 この回路は、DDR2 および QDRII SDRAM デバイスなどの外部メモリ・デバイスとの間でのデータ転送を簡素化します。最大データ転送レートは、最大 333 Mbps(167 MHz クロック)に達します。

Cyclone II デバイスは、オリジナルの Cyclone ファミリと同様のエンベデッド・メモリ・ブロックを実装します。Cyclone II ファミリは、メモリ・ブロックを最大 250 個内蔵しており、エンベデッド・プロセッサやヘッダ/セル・ストレージ用プログラム・ストレージ・メモリとして使用するのに最適です。

Cyclone II デバイスは、PCI レビジョン 2.1 および PCI-X レビジョン 1.0b(Rev 2.0 モード 1)に準拠しています。各 IOE はピンからコアまでの複数のパスを提供しており、デバイスは該当するセットアップ時間とホールド時間を満たすことができます。

Cyclone II デバイスには、4,608 個の LE および 119,808 ビット RAM から68,416 個の LE および 1,152,000 ビット RAM までの集積度の製品があります。Cyclone II デバイス内で、13~150 個の 18x18 エンベデッド・マルチプライヤが使用可能です。詳細については、 Cyclone II デバイスの概要ページをご覧ください。

クロック・ネットワーク

各 Cyclone II デバイスは、最大 16 本の個別のクロック・ラインで構成されるグローバル・クロック・ネットワークを提供します。これらのクロック・ラインには、デバイス内のどこからでもアクセスでき、入力ピン、PLL 出力、DDR/PCI 入力、または内部ロジックのいずれからも信号を供給できます(図 3)。Cyclone クロック・ネットワークに関する詳細は、 Cyclone II デバイス・ハンドブック Cyclone II デバイス・ファミリー・データシート に記載されています。