Arria V FPGA デバイス・タイプの比較

機能 Arria V GZ FPGA Arria V GT FPGA Arria V GX FPGA Arria V ST SoC Arria V SX SoC
ALM 数 (K) 170 190 190 174 174
可変精度 DSP ブロック数 1,139 1,156 1,156 1,068 1,068
M20K メモリ・ブロック数 1,700 - - - -
M10K メモリ・ブロック数 - 2,414 2,414 2,282 2,282
DDR3 メモリ・インタフェース速度 800 MHz 667 MHz 667 MHz 667 MHz 667 MHz
ハード・メモリ・コントローラ - 4 4 4 4
トランシーバ・スピード (Gbps) 12.5 Gbps 10.3125 6.5536 10.3125 6.5536
PCI Express® (PCIe®) Gen3/2/1 HIP 1 - - - -
PCIe Gen2/1 HIP - 2 2 2 2
デザイン・セキュリティ Check Check Check Check Check
SEU の緩和 Check Check Check Check Check

適応性のあるトランシーバ

Arria® V FPGA は、最大 36 個のトランシーバを内蔵し、性能要件と消費電力要件を両立させたトランシーバ・ソリューションを提供します。

可変精度 DSP ブロック

より高精度な信号処理の要求に応えて、アルテラは業界初の可変精度デジタル信号処理 (DSP) ブロックを開発しました。この統合ブロックは、Stratix® V、Arria® V、および Cyclone® V FPGA アーキテクチャの一部であり、コンパイル時に各 DSP ブロックを 18 ビット・モードまたは高精度モードでコンフィギュレーションできます。

SoC FPGA ハード・プロセッサ・システム (HPS)

Arria® V SoC (System-on-a-Chip) は、FPGA、デジタル信号処理 (DSP) などのディスクリート・デバイスを、ユーザーによりカスタマイズが可能な ARM® ベース SoC 1個に集積統合することで、消費電力、システム・コスト、およびボード・サイズを削減し、システム性能を向上させるものです。アルテラ SoC は、性能と低消費電力性に優れた ハード IP (Intellectual Property) と、柔軟性に優れたプログラマブル・ロジックの究極の組み合わせを提供します。

Arria V SoC ブロック図

ハード・プロセッサ・システム (HPS) の機能

  • 各プロセッサに以下の機能を搭載:
    • 32 KB 命令キャッシュ、32 KB データ・キャッシュ
    • 単精度/倍精度浮動小数点演算ユニットおよび NEON™ メディア・エンジン
    • CoreSight™ デバッグおよびトレース・テクノロジ
  • 誤り訂正コード (ECC) をサポートする 512 KB 共有 L2 キャッシュ
  • ECC をサポートする 64 KB スクラッチ RAM
  • DDR2、DDR3、LPDDR1、および LPDDR2 をサポートしたマルチポート SDRAM コントローラ
  • 8 チャネル DMA (ダイレクト・メモリ・アクセス) コントローラ
  • QSPI フラッシュ・コントローラ
  • DMA 対応 NAND フラッシュ・コントローラ
  • DMA 対応 SD/SDIO/MMC コントローラ
  • 2 個の DMA 対応 10/100/1000 イーサネット MAC (メディア・アクセス・コントロール)
  • 2 個の DMA 対応 USB 2.0 OTG コントローラ
  • 4 個の I2C コントローラ
  • 2 個の UART
  • 2 個のシリアル・ペリフェラル・インタフェース (SPI) マスタ・ペリフェラル、2個のスレーブ・ペリフェラル
  • 最大 134 個の汎用 I/O (GPIO)
  • 7 個の汎用タイマ
  • 4 個のウォッチドッグ・タイマ
 

広帯域幅 HPS–FPGA インタコネクト・バックボーン

HPS (Hard Processor System) と FPGA は独立して動作可能ですが、高性能 ARM AXI バス・ブリッジによる広帯域幅システム・インタコネクトを介して緊密に結合されています。FPGA ファブリック内の IP バス・マスタは、FPGA-HPS インタコネクトを介して HPS バス・スレーブにアクセスできます。同様に、HPS バス・マスタは、HPS-FPGA ブリッジを介して FPGA ファブリック内のバス・スレーブにアクセスできます。いずれのブリッジも ARM AXI-3 準拠であり、同時リード/ライト・トランザクションをサポートしています。追加された 32 ビット軽量 HPS-FPGAブリッジは、HPS と FPGAファブリック内のペリフェラルの間に低レイテンシのインタフェースを提供します。また、最大 6 個の FPGA マスタが HPS SDRAM コントローラを共有できることに加え、ARMプロセッサを使用して専用 32 ビット・コンフィギュレーション・ポートを介してプログラム制御下の FPGA ファブリックをコンフィギュレーションすることも可能です。

  • HPS-FPGA: 広帯域幅に最適化された、コンフィギュレーション可能な 32/64/128 ビット AMBA AXI インタフェース
  • FPGA-HPS: 広帯域幅に最適化された、コンフィギュレーション可能な 32/64/128 ビット AMBA AXI インタフェース
  • 軽量 HPS-FPGA: 低レイテンシに最適化された 32 ビット AMBA AXI インタフェース
  • FPGA-HPS SDRAM コントローラ: 6 個のコマンド・ポート、4 個の 64 ビット・リード・データ・ポート、および 4 個の 64 ビット・ライト・データ・ポートを持つ、コンフィギュレーション可能なマルチポート・インタフェース
  • 32 ビット FPGA コンフィギュレーション・マネージャ 
 

28nm Arria® V FPGA ファミリは、リモート無線ユニット、10G/40G ラインカード、映像スタジオ・ミキサなどのミッドレンジ・アプリケーションに必要な、最も低い消費電力ともっとも高いバンド幅を提供します。5種類からなる包括的なデバイス群は、システムのコスト、性能、消費電力要求を満たすべく最適なソリューションを実現します。下の表に、Arria V FPGA & アルテラ SoC ファミリの概要とパッケージの種類を示します。

Arria V GX FPGA ファミリの概要

機能 5AGXA1 5AGXA3 5AGXA5 5AGXA7 5AGXB1 5AGXB3 5AGXB5 5AGXB7
等価ロジック・エレメント (LE) (K) 数 75 156 190 242 300 362 420 504
アダプティブ・ロジック・モジュール (ALM) 28,302 58,900 71,698 91,680 113,208 136,880 158,491 190,240
M10K メモリ・ブロック数 800 1,051 1,180 1,366 1,510 1,726 2,054 2,414
M10K メモリ (Kb) 8,000 10,510 11,800 13,660 15,100 17,260 20,540 24,140
メモリ・ロジック・アレイ・ブロック
(MLAB) (Kb)
463 961 1,173 1,448 1,852 2,098 2,532 2,906
18x18 ビットマルチプライヤ数 480 792 1,200 1,600 1,840 2,090 2,184 2,312
可変精度 DSP ブロック 240 396 600 800 920 1,045 1,092 1,156
最大トランシーバ数
(6.375 Gbps)
9 9 24 24 24 24 36 36
PCI Express® (PCIe®)
ハード IPブロック数
1 1 2 2 2 2 2 2
最大ユーザー I/O ピン数 416 416 544 544 704 704 704 704
Notes:
  1. Arria V GX デバイスは -3、-4、-5、-6 のスピード・グレードで提供されています。

Arria V GX FPGA のパッケージの概要およびユーザー I/O (I/O、トランシーバ)

デバイス 5AGXA1 5AGXA3 5AGXA5 5AGXA7 5AGXB1 5AGXB3 5AGXB5 5AGXB7
F672
(27 mm)
336, 9 336, 9 336, 9 336, 9 - - - -
F896
(31 mm)
416, 9 416, 9 384, 18 384, 18 384, 18 384, 18 - -
F1152
(35 mm)
- - 544, 24 544, 24 544, 24 544, 24 544, 24 544, 24
F1517
(40 mm)
- - -   704, 24 704, 24 704, 36 704, 36

Arria V GX FPGA の概要 (1)

機能 5AGTC3 5AGTC7 5AGTD3 5AGTD7
等価ロジック・エレメント (LE) (K) 数 156 242 362 504
アダプティブ・ロジック・モジュール (ALM) 58,900 91,680 136,880 190,240
M10K メモリ・ブロック数 1,051 1,366 1,726 2,414
M10K メモリ (Kb) 10,510 13,660 17,260 24,140
メモリ・ロジック・アレイ・ブロック (MLAB)(Kb) 961 1,448 2,098 2,906
18x18 ビットマルチプライヤ数 792 1,600 2,090 2,312
可変精度 DSP ブロック 396 800 1,045 1,156
最大トランシーバ数
(6.5536 Gbps / 10.3125 Gbps)(2)(3)
9 / 4 24 / 12 24 / 12 36 / 20
PCIe® ハード IPブロック数 1 2 2 2
最大ユーザー I/O ピン数 416 544 704 704
Notes:
  1. Arria V GT デバイスは -3、-5 のスピード・グレードで提供されています。
  2. 10 Gbps トランシーバのサポートはチップ間の接続のみとなります。
  3. 各 6.5536 Gbps トランシーバ・セットは、2個の 10.3125 Gbps トランシーバとしてコンフィギュレーション可能です(F672 パッケージの1つのセット、その他のパッケージで最大データ・レートが 6.5536 Gbps の2つのセットを除く)。

Arria V GT FPGA のパッケージの概要およびユーザー I/O (I/O、最大 6 Gbps & 10 Gbps トランシーバ) (1)(2)

デバイス 5AGTC3 5AGTC7 5AGTD3 5AGTD7
F672
(27 mm)
336, 9, 4   - -
F896
(31 mm)
416, 9, 4 384, 18, 8 384, 18, 8 -
F1152
(35 mm)
- 544, 24, 12 544, 24, 12 544, 24, 12
F1517
(40 mm)
-   704, 24, 12 704, 36, 20
Notes:
  1. 各パッケージ内でのピン・マイグレーションが可能です。
  2. 各 6.5536 Gbps トランシーバ・セットは、2個の 10.3125 Gbps トランシーバとしてコンフィギュレーション可能です(F672 パッケージの1つのセット、その他のパッケージで最大データ・レートが 6.5536 Gbps の2つのセットを除く)。  

Arria V GZ FPGA ファミリの概要

Features 5AGZE1 5AGZE3 5AGZE5 5AGZE7
等価ロジック・エレメント (LE) (K) 数 220 360 400 450
アダプティブ・ロジック・モジュール (ALM) 83,020 135,840 150,960 169,800
M20K メモリ・ブロック数 585 957 1,440 1,700
M20K メモリ (Kb) 11,700 19,140 28,800 34,000
メモリ・ロジック・アレイ・ブロック (MLAB)(Kb) 2,954 4,245 4,718 5,306
18x18 ビットマルチプライヤ数 1,600 2,088 2,184 2,278
可変精度 DSP ブロック 800 1,044 1,092 1,139
最大トランシーバ数 (12.5 Gbps) 24 24 36 36
PCIeハード IPブロック数 1 1 1 1
最大ユーザー I/O ピン数 414 414 674 674

Arria V GZ FPGA のパッケージの概要およびユーザー I/O (I/O、トランシーバ)

デバイス
5AGZE1 5AGZE3 5AGZE5 5AGZE7
F780
(29 mm)
342, 12 342, 12 - -
F1152
(35 mm)
414, 24 414, 24 534, 24 534, 24
F1517
(40 mm)
-   674, 36 674, 36

Arria V SX SoC ファミリの概要

機能 5ASXB3 5ASXB5
等価ロジック・エレメント (LE) 数 350,000 462,000
アダプティブ・ロジック・モジュール (ALM) 132,075 174,340
M10K メモリ・ブロック数 1,729 2,282
M10K メモリ (Kb) 17,288 22,820
メモリ・ロジック・アレイ・ブロック (MLAB) (Kb) 2,014 2,658
18x19 ビットマルチプライヤ数 1,618 2,180
可変精度 DSP ブロック 809 1,090
最大トランシーバ数 (6.375 Gbps) 30 30
PCIe ハード IPブロック数 2 2
最大ユーザー I/O ピン数 540 540
最大ハード・プロセッサ・システム (HPS) I/O数 208 208
FPGA ハード・メモリ・コントローラ 3 3
HPS ハード・メモリ・コントローラ 1 1
プロセッサ・コア (ARM® Cortex™-A9) デュアル デュアル

Arria V SX SoC のパッケージの概要およびユーザー I/O (FPGA I/O、HPS I/O、トランシーバ)

デバイス/
パッケージ
(mm x mm)
F896 F1152 F1517
1.0 mm
31 x 31
1.0 mm
35 x 35
1.0 mm
40 x 40
FPGA I/O数 HPS I/O数 最大トランシーバ数
(6.375 Gbps)
FPGA I/O数 HPS I/O数 最大トランシーバ数
(6.375 Gbps)
FPGA I/O数 HPS I/O数 最大トランシーバ数
(6.375 Gbps)
5ASXB3 250 208 12 385 208 18 540 208 30
5ASXB5 250 208 12 385 208 18 540 208 30

Arria V ST SoC ファミリの概要

機能 5ASTD3 5ASTD5
等価ロジック・エレメント (LE) 数 350,000 462,000
アダプティブ・ロジック・モジュール (ALM) 132,075 174,340
M10K メモリ・ブロック数 1,729 2,282
M10K メモリ (Kb) 17,288 22,820
メモリ・ロジック・アレイ・ブロック (MLAB) (Kb) 2,014 2,658
18x19 ビットマルチプライヤ数 1,618 2,180
可変精度 DSP ブロック 809 1,090
最大トランシーバ数 (6.375 Gbps / 10.3125 Gbps)(1) (2) 30 / 16 30 / 16
PCIe ハード IPブロック数 2 2
最大ユーザー I/O ピン数 540 540
最大ハード・プロセッサ・システム (HPS) I/O数 208 208
FPGA ハード・メモリ・コントローラ 1 1
HPS ハード・メモリ・コントローラ 3 3
プロセッサ・コア (ARM Cortex-A9) デュアル デュアル
Notes:
  1. 10 Gbps トランシーバのサポートはチップ間の接続のみとなります。
  2. 各 6.375 Gbps トランシーバ・セットは、2個の 10 Gbps トランシーバとしてコンフィギュレーション可能です(F672 パッケージの1つのセット、その他のパッケージで最大データ・レートが 6.375 Gbps の2つのセットを除く)。

Arria V ST SoC のパッケージの概要およびユーザー I/O (I/O、トランシーバ)

デバイス/
パッケージ
(mm x mm)
F896 F1152 F1517
1.0 mm
31 x 31
1.0 mm
35 x 35
1.0 mm
40 x 40
FPGA I/O数 HPS I/O数 最大トランシーバ数
(6.375 Gbps / 10.3125 Gbps)
FPGA I/O数 HPS I/O数 最大トランシーバ数
(6.375 Gbps / 10.3125 Gbps)
FPGA I/O数 HPS I/O数 最大トランシーバ数
(6.375 Gbps / 10.3125 Gbps)(1)
5ASTD3 250 208 12 / 6 385 208 18 / 8 540 208 30 / 16
5ASTD5 250 208 12 / 6 385 208 18 / 8 540 208 30 / 16
Notes:
  1. 各 6.375 Gbps トランシーバ・セットは、2個の 10 Gbps トランシーバとしてコンフィギュレーション可能です(F672 パッケージの1つのセット、その他のパッケージで最大データ・レートが 6.375 Gbps の2つのセットを除く)。  

温度範囲のサポート

デバイス パッケージ スピード・グレード
Arria V GZ F780, F1152, F1517 C3, C4, I3L, I4
Arria V SX/GX/ST/GT F672, F896, F1152, F1517 C4, C5, C6, I3, I5