DSP Builder for Intel® FPGA は、デジタル信号処理 (DSP) アルゴリズムの HDL を MathWorks® Simulink 環境からプッシュボタン操作で直接生成できるようにする DSP 開発ツールです。 このツールは、アルゴリズムのデザイン、必要なデータ・レート、クロック周波数、および正確なビットとサイクル・シミュレーションを提供するデバイスの設定、固定小数点と浮動小数点に最適化された HDL の合成、ModelSim* - Intel® FPGA ソフトウェアでの自動検証、ならびにハードウェア上の自動検証/協調シミュレーションを可能にします。このツールは、既存の Simulink ライブラリと一緒に別の インテル® ライブラリを DSP Builder アドバンスト・ブロックセット、DSP Builder スタンダード・ブロックセットとともに追加します。新しいデザインには DSP Builder アドバンスト・ブロックセットを使用することを推奨します。DSP Builder スタンダード・ブロックセットを新しいデザインに使用する場合は、アドバンスト・ブロックセットのラッパーとしてのみ使用することを推奨します。

特長:

  • ハイレベル回路図から、最新の 20nm FPGA 製品をはじめとする インテル® FPGA をターゲットとして最適化された ローレベル VHDL を生成
  • IEEE 754 単精度浮動小数点複素数などのベクトル処理を用いた高性能固定小数点/浮動小数点 DSP を実行
  • ボタンひとつで、Arria® 10 および Stratix® 10 FPGA のハード浮動小数点 DSP ブロックにデザインを移行
  • フラット・データレート・デザインからカスタム ALU プロセッサ・アーキテクチャを構築する ALU フォールディング
  • ハイレベル合成の最適化、パイプラインの自動挿入とバランス調整、ターゲットにしたハードウェアへのマッピング
  • ユーザーによるカスタム FFT 構築のための、オープンで階層的なライブラリおよびブロックを備えた柔軟な「ホワイトボックス」高速フーリエ変換 (FFT) ツールキット
  • 設計者が指定したシステム・クロック制約を使用したパイプライン化、時分割多重化/フォールディング、およびタイミング・クロージャの自動実行
  • 高度な math.h 関数やマルチチャネル・データの利用
  • Quartus® Prime ソフトウェアによるコンパイル無しで、すべてのデザインのリソース使用量テーブルを生成
  • Quartus® Prime ソフトウェア、TimeQuest、Qsys、および ModelSim* - Intel FPGA Edition ソフトウェアのプロジェクトまたはスクリプトを自動生成
 
必要となる MathWorks® ツール: MATLAB/Simulink®、Fixed-Point Designer (別途要購入)

高性能浮動小数点 FFT (Arria® 10 デバイス)

FFT サイズ

fMAX

[MHz]

スループット [kFFT/s]

ロジック・エレメント (LE) 数

DSP ブロック数

M20Ks GFLOPS
ストリーミング FFT

4,096

477

116

3,412

48

43

28.5

4 ウェイ並列 FFT (1.7 ギガサンプル/秒)

32,768

426

52

11,576

240

296

136

32 ウェイ並列 FFT (中型 Arria 10 デバイスでの 10 ギガサンプル/秒)

32,768

334

326

84,298

1,364

380

854

32 ウェイ並列 FFT (中型 Arria 10 デバイスでの 64K ポイント)

65,536

300

146

166,732

1,552

711

768