インテル® Quartus® Prime 開発ソフトウェアの新機能

インテル® Quartus® Prime 開発ソフトウェアは、数百万個のロジックエレメントを搭載したインテルの次世代デバイスへの開発生産性の向上をもたらします。実績のある Quartus® II 開発ソフトウェアの後継として、インテル® Quartus® Prime 開発ソフトウェアは、高速性とスケーラビリティーを強化した一連のアルゴリズム、階層型データベース環境、統合コンパイラー・テクノロジーといった新しい機能で構成されています。

インテル® Quartus® Prime 開発ソフトウェアには、デザイン要件に基づいてプロ、スタンダード、ライトの 3 つのエディションが用意されています。

  • インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション: インテル® Arria® 10 デバイスファミリーから始まるインテルの次世代 FPGA および SoC の先進機能をサポートするように最適化されており、サブスクリプション・ライセンスを必要とします。
  • インテル® Quartus® Prime 開発ソフトウェア・スタンダード・エディション: インテルの最新デバイスファミリーを最も広範にサポートし、サブスクリプション・ライセンスを必要とします。
  • インテル® Quartus® Prime 開発ソフトウェア・ライト・エディション: インテルの量産デバイスファミリーへの理想的なエントリーポイントであり、ライセンスファイルを必要としない無償ダウンロードで利用できます。

各エディション間の機能比較については、こちらのページを参照してください。インテル® Quartus® Prime 開発ソフトウェア v17.0 を今すぐダウンロードして、インテル® Arria® 10 デバイスの卓越した性能を体験してください。

インテル® FPGA Intellectual Property (IP)

これらの優れた新機能に加えて、インテル® FPGA Intellectual Property (IP) の v17.0 リリースには、インテル® FPGA IP 機能ポートフォリオに対する最新の追加機能と強化機能が搭載されています。主な新機能の詳細については、IP の新機能ページを参照してください。

インテル® Quartus® Prime 開発ソフトウェア v17.0 の新機能

ブロックベースのインクリメンタル・コンパイル・フローによるタイミング・クロージャーのスピードアップ

インクリメンタル・ブロックベース・コンパイルフロー

インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション v17.0 は、新しいブロックベースのインクリメンタル・コンパイルとデザインブロック再利用のフローを提供し、離れた拠点間のメンバーで構成される開発チームの設計協業を可能にします。チームのメンバーは、デザインをセグメント化した後、そのデザインのパーティションごとに開発を行い、タイミング・クロージャーを実現できます。各ブロックにはその配置とタイミングが維持されているため、全体デザインの統合は簡単です。

こうした機能によって、パーティションをあらかじめ保持したり、空にしたり、エクスポートしたりできます。この保持またはエクスポートされたり、空になったパーティションは、デザインブロックと呼ばれます。デザインブロックの利用は、ブロックベースのコンパイルとデザインブロックの再利用という概念をもたらします。

ブロックベースのインクリメンタル・コンパイルは、プロジェクト内のパーティションを保持、または空にします。これはコア・パーティションに対して行われ、追加のファイルやフロア・プランニングは必要ありません。パーティションは、ソース、合成、最終のスナップショットの時点で空にしたり、保持することができます。

デザインブロックの再利用フローがさらに容易なコラボレーションを実現

インテル® Quartus® Prime 開発ソフトウェア v17.0 ではデザインブロック再利用のフローが刷新され、パーティションを予め保持してエクスポートすることで、異なるプロジェクトでもデザインブロックを再利用できるようになりました。この機能によって、異なるチーム間でタイミング収束済みのモジュールの受け渡しが容易に行えます。また、タイミング収束済みブロック、事前ビルドされたコンポーネント、さらにはサードパーティー製 IP も柔軟に配置できます。

ブロックの再利用は、コア・ロジック・パーティションとペリフェラル・パーティションの 2 種類がサポートされています。ペリフェラル再利用フローでは、配置配線されたペリフェラル (I/O、HSSIO、PCIe*、フェーズ・ロック・ループ (PLL)、コア・リソースなど) を再利用し、空の (フレキシブルな) 開発エリアをそのまま他の設計者向けに残すことが可能です。このような空のエリアは、ペリフェラルに未使用の領域として特別なパーティションを作成することで、後ほど、別のチームが開発作業を行うことができます。

早期配置ステージによるフルデザインの繰り返し回数の低減

インテル® Quartus® Prime 開発ソフトウェア・プロ・エディションに含まれるインクリメンタル最適化機能は、新たな早期配置ステージによって、デザイン完了への収束を早める手法を提供します。

インテル® Quartus® Prime 開発ソフトウェア・プロ・エディションでは、従来のフィッターステージはさらに細かく分割されて、フローの制御が強化されました。

  • 計画ステージでは、FPGA ファブリック転送への暫定的な I/O および HSSI に関するタイミング解析に加え、適正な配置とクロック・プランニングが可能です。
  • 配置ステージでは、配線ステージに進む前にタイミング解析が可能です。配置ステージは、さらに早期配置ステージと最終配置ステージに分割されます。
    • タイミング解析は早期配置ステージ後に実行します。
    • Chip Planner は、早期配置ステージを視覚的に表示します。
  • 配線ステージは、デザインの収束を早めるために、配線とポスト配線ステージに分割されます。
    • 配線後の 3 コーナータイミング解析とポスト配線後の 4 コーナータイミング解析によって、コンパイル時間が短縮されます。
    • ポスト配線ステージでは、セットアップおよびホールドタイム違反を自動的に修正するデザイン変更管理 (ECO: Engineering Change Order) に類似したフローが提供され、コンパイル時間の短縮につながります。
    • ポスト配線ステージでは、高速および低消費電力のタイル最適化が実行されます。

さらに詳しく

インテル® Quartus® Prime 開発ソフトウェア・プロ・エディションの新しいインクリメンタル最適化および各ステージのコンパイル機能の詳細については、こちらのビデオをご覧ください。