インテル® Quartus® Prime 開発ソフトウェア v17.1 の新機能

インテル® Quartus® Prime 開発ソフトウェア v17.1 のプロ・エディションが提供する最新の機能が、開発プロセスを力強く支援します。設計者が最も重視するパフォーマンス、生産性、ユーザビリティーすべてにおいて機能強化が行われています。

性能

インテル® Stratix® 10 MX/SX/GX デバイスのサポート

インテル® Quartus® Prime 開発ソフトウェア・プロ・エディションのバージョン 17.1 はインテル® Stratix® 10 MX/SX/GX デバイスをサポートしています。

インテル® Stratix® 10 GX デバイスは、最大 10 TFLOPS の浮動小数点演算能力と、チップ - モジュール間アプリケーション、チップ間アプリケーション、およびバックボーン・アプリケーション向けに最大 28.3 Gbps トランシーバーを備え、高スループット・システムの性能要求を満たすことを目的として設計されています。

インテル® Stratix® 10 SX SoC は、インテル® Stratix® 10 GX デバイスのすべての機能に加え、すべての集積度で利用可能な 64 ビット・クアッドコア ARM* Cortex*-A53 プロセッサーを搭載したハード・プロセッサー・システムが特長です。

インテル® Stratix® 10 MX デバイスは、インテル® Stratix® 10 FPGA および SoC のプログラマビリティーと柔軟性に、3D 積層の HBM2 (高帯域幅メモリー 2) を単一パッケージ内に組み合わせています。インテル® Stratix® 10 MX FPGA は H および Eトランシーバー・タイルの両方をサポートしています。

革新的なインテル® HyperFlex™ FPGA アーキテクチャーを採用したことで、インテル® Stratix® 10 デバイスは、従来の高性能 FPGA を上回る性能向上を実現しています。インテル® HyperFlex™ FPGA アーキテクチャーインテル® Stratix® 10 デバイスの詳細情報をご覧ください。全ての最新のインテル® Stratix® 10 FPGA 関連ビデオは、こちらで視聴いただけます。

最新のトレーニング・クラス Intel Quartus Prime Software Hyper-Aware Design Flow (インテル® Quartus® Prime 開発ソフトウェア Hyper-Aware デザインフロー)Using Fast Forward Compile for the Intel HyperFlex™ FPGA Architecture (インテル® HyperFlex™ FPGA アーキテクチャー向けの Fast Forward Compile の使い方) では、インテル® HyperFlex™ FPGA アーキテクチャーの詳細を学習できます。また、最新のインテル® HyperFlex™ FPGA アーキテクチャーについてのヒント関連ビデオでは、インテル® HyperFlex™ FPGA アーキテクチャーを利用してパフォーマンスを引き出すデザイン方法を紹介します。

生産性

インテル® HLS コンパイラー

最新のインテル® HLS コンパイラーでは、C++ を利用して FPGA 開発プロセスをスピードアップできます。インテル® HLS コンパイラーは、時間規定の無い C++ による入力をもとに、インテル® FPGA に最適化された再利用可能な高品質の RTL を生成する、高位合成 (HLS) ツールです。詳細については、インテル® HLS のウェブページをご覧ください。インテル® HLS コンパイラーはインテル® Quartus® Prime 開発ソフトウェア v17.1 の全エディションに対応しています。

改善されたブロックベースの設計フロー

ブロックベースの設計フロー (デザインブロックの再利用およびブロックベースのインクリメンタル・コンパイル) が、インテル® Stratix® 10 デバイスファミリー、インテル® Arria® 10 デバイスファミリー、インテル® Cyclone® 10 デバイスファミリーでサポートされました。それぞれのフローにおける新機能は、こちら (英語) のセクションで解説しています。

パーシャル・リコンフィグレーション

パーシャル・リコンフィグレーション (PR) では、FPGA の一部を、残りの FPGA デザインを停止することなく引き続き機能させながら、動的に再コンフィグレーションすることができます。インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション v17.1 のパーシャル・リコンフィグレーション機能は、インテル® Stratix® 10 デバイスファミリーおよびインテル® Arria® 10 デバイスファミリー向けの 3 つの主要機能をサポートしています。

  • 階層型パーシャル・リコンフィグレーション
  • パーシャル・リコンフィグレーションのシミュレーション
  • シグナルタップによる静的および動的パーシャル・リコンフィグレーション領域の同時デバッグ

各機能の詳細については、パーシャル・リコンフィグレーション ページを参照してください。

ロジック等価性チェック

ロジック等価性チェック (LEC) は、インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション v17.1 のインテル® HyperFlex™ FPGA アーキテクチャー・リタイミングでサポートされた新機能です。これは、インテル® HyperFlex™ FPGA アーキテクチャーにて最適化された後のネットリストが、フィッティング後のネットリストと等しいことを検証します。利用可能なサードパーティー製ツールには、OneSpin360-EC FPGA ソリューションがあります。

プラットフォーム・デザイナー (旧 Qsys)

インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション v17.1 では、C++ (.cpp) ファイルをプラットフォーム・デザイナーに追加し、それらに対する Intellectual Property (IP) コンポーネントを定義できます。また、SystemVerilog インターフェイスを使用する IP コンポーネントをプラットフォーム・デザイナー・システムに統合することも可能です。これらの機能の詳細については、こちら (英語) のページ、またはプラットフォーム・デザイナーのウェブページを参照してください。

デバッグの繰り返しを迅速化するインテル® Stratix® 10 Post-Fit Tap

インテル® Stratix® 10 FPGA のデザインには、再コンパイルなしにシグナルタップのプローブポイントを変更する機能が追加され、デバッグの繰り返しを迅速化します。デザイン中のプローブのみが変更される場合、再コンパイルの必要はなく、プローブポイントのみを単純に配線できます。この結果、デザインの再コンパイルの実行が不要となり、時間を大幅に短縮できます。詳細情報を読む

デザイン・パーティション・プランナー

インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション v17.1 のデザイン・パーティション・プランナーは、デザインの接続と階層構造を表示し、デザイン・パーティションの作成、それらの最適化、そして品質の切り分け確認を支援します。詳しくはこちら

ユーザー補助機能

クラウド上のソフトウェア・ツール

インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション v17.1 では、Nimbix が提供する高性能コンピューティング環境で、クラウド上のインテル® FPGA プログラミング・ツールを利用して FPGA をプログラミングすることで、アプリケーションのアクセラレーションを実現できます。詳細情報

ユーザビリティーの強化

インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション v17.1 では、ユーザビリティーの観点から、いくつかの機能が強化されています。その一部を以下に示します。