プラットフォーム・デザイナー (旧 Qsys)

プラットフォーム・デザイナー (旧 Qsys) は、インテル® Quartus® Prime 開発ソフトウェアの次世代システム統合ツールです。プラットフォーム・デザイナーは、Intellectual Property (IP) 機能とサブシステムをつなぐインターコネクト・ロジックを自動的に生成することで、FPGA デザインプロセスの時間と労力を大幅に削減します。プラットフォーム・デザイナーは、強力な階層型フレームワークを利用して、大規模システムのインターコネクトに素早く応答し、またブラックボックス化のサポートも提供します。これによって、プラットフォーム・デザイナーは、システムを開いて、変更された IP ブロックを再生成または処理して新たな接続を作成する時間を低減します。 また、この新しいプラットフォーム・デザイナー・ツールは、レジスター転送レベル (RTL) 言語、ブロックベース・デザイン、回路図、ブラックボックスなど、多彩なデザインエントリー手法をサポートしています。

インテル® Quartus® Prime 開発ソフトウェア・プロ・エディションのプラットフォーム・デザイナーでは、スタンダードのプラットフォーム・デザイナー・システム設計ツールの使いやすさ、柔軟性、パフォーマンスがさらに向上しています。インテルが用意するトレーニング・コース、プラットフォーム・デザイナー・プロによるシステム設計では、インテル® Quartus® Prime 開発ソフトウェアのスタンダード・エディションおよびプロ・エディションの違いを比較し、プロ・エディションの汎用コンポーネントをサポートするプラットフォーム・デザイナーを集中的に取り上げます。これは、システム設計のすべてのコンポーネントは、基本的にそのインターフェイスとその他のシステム部分への信号接続によって定義されるブラックボックスであるという考え方に基づきます。このようにコンポーネントをシステム設計から分離する方法は、チームベースの設計およびバージョン管理に役立ちます。このコースでは汎用コンポーネントをサポートするツールの新機能と、システムの完全性の評価方法について学ぶことができます。

インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション v17.1 にて、プラットフォーム・デザイナーは、デザインの移植性に大きく貢献する新機能をサポートしています。ユーザーが .cpp ファイルをプラットフォーム・デザイナーに追加し、それに関する IP コンポーネントを定義できるようにするHLS 統合。ユーザーが SystemVerilog インターフェイスを使用する IP コンポーネントをプラットフォーム・デザイナー・システムに統合できるようにするSystem Verilog インターフェイスのサポート。これら新機能の詳細については、Intel Quartus Prime Pro Edition Handbook Volume 1(英語)の Creating a System with Qsys Proをご覧ください。さらに、このツールの使い方を解説する新規プラットフォーム・デザイナーの概要ビデオもご覧ください。

プラットフォーム・デザイナー (スタンダード) / プラットフォーム・デザイナー・プロ プラットフォーム・デザイナー (スタンダード) / プラットフォーム・デザイナー・プロのメリット
開発期間の短縮
  • 使いやすい GUI インターフェイスにより、IP 機能とサブシステムを素早く統合
  • インターコネクト・ロジック (アドレス/データ・バスの接続、バス幅整合ロジック、アドレス・デコーダ・ロジック、アービトレーション・ロジックなど) を自動的に生成
  • インテルとインテル® IP パートナーより プラットフォーム・デザイナー (旧:Qsys) に準拠したプラグ・アンド・プレイ IP を提供
  • Avalon®,ARM* AMBA® AXI™, AMBA APB™ や AMBA AHB™ などの各種業界標準インターフェイスの混在をサポート
  • システムの HDL を自動的に生成
  • 階層デザインフローがスケーラブルなデザインを実現し、チームベースの設計をサポートすることで、デザインの再利用性を最大化
  • SOPC Builder によるデザインを プラットフォーム・デザイナー (旧:Qsys)に移行するフロー (デモを視聴)
タイミング・クロージャーの短縮
  • NoC アーキテクチャーと自動パイプライン処理に基づく高性能プラットフォーム・デザイナー(旧:Qsys)インターコネクトは、SOPC Builder のシステム・インターコネクト・ファブリックを超える性能を実現 (デモを視聴)
  • 自動パイプライン処理を積極的に制御して、fMAX とレイテンシに対するシステム要件に対応
検証期間の短縮
  • テストベンチの自動生成と検証 IP スイートにより、シミュレーションを早く開始
  • システムコンソール を活用し、実機システムにデバッグ用の読み出し/書き込みトランザクションを送信して、ボード完成までの期間を短縮 (デモを視聴)
プラットフォーム・デザイナー (旧:Qsys)の資料: スタートガイド:

オンラインセミナー

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システムレベルの統合で実現する複雑な FPGA デザインの克服方法

  • プラットフォーム・デザイナー(旧:Qsys)がどのように生産性を向上させ、今後の FPGA デザインの貴重な開発時間を節約できるかを解説

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ビデオデモ

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プラットフォーム・デザイナー (旧:Qsys)を使った AMBA AXI およびAvalon の相互運用(英語版)

プラットフォーム・デザイナー (旧:Qsys)を使って、IPコンポーネントと AMBA AXI インターフェースやインテル®  Avalon インターフェースの統合をいかにシームレスに行えるのか紹介します。

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View Video プラットフォーム・デザイナー (旧:Qsys)インターコネクトで実現するパフォーマンス向上
  • レジスターの自動パイプライン処理によって、プラットフォーム・デザイナー (旧:Qsys)インターコネクトの性能をどのように改善できるかを紹介します。

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Faster Board Bring-Up with System Console (英語版)

  • See how you can bring up your board faster with a few simple checks
  • Learn how to quickly isolate issues by checking your system’s resets and clocks, and by performing simple address-based read and write transactions

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Building a Custom GUI with System Console (英語版)

  • See how you can build your own custom GUI to debug and monitor your system
  • Learn how to add different graphical elements to control and monitor your system

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† テストは、特定システムでの特定テストにおけるコンポーネントのパフォーマンスを測定しています。ハードウェア、ソフトウェア、システム構成などの違いにより、実際の性能は掲載された性能テストや評価とは異なる場合があります。購入を検討される場合は、ほかの情報も参考にして、パフォーマンスを総合的に評価することをお勧めします。性能やベンチマーク結果について、さらに詳しい情報をお知りになりたい場合は、www.intel.com/benchmarks (英語) を参照してください。