インテル® Quartus® Prime 開発ソフトウェアの生産性向上ツールおよび機能

インテル® Quartus® Prime 開発ソフトウェアは、FPGA、SoC、CPLD などのインテルのプログラマブル・デバイスの設計に必要なすべてを提供し、ユーザー・フレンドリーな GUI と共に、アイデアの実現を支援するクラス最高のテクノロジーを搭載した完全な開発環境です。
詳細は インテル® Quartus® Prime 開発ソフトウェアの 新機能 ページをご覧ください。

パーシャル・リコンフィグレーション

FPGA のパーシャル・リコンフィグレーションは、コストと消費電力の削減、柔軟性の向上といった利点を提供し、データセンター、通信などの分野での次世代アプリケーションの実装が可能です。インテル® Quartus® Prime プロ・エディションは、インテル® Arria® 10 FPGA & SoC のパーシャル・リコンフィグレーションをサポートする直感的なグラフィック・ユーザー・インターフェイスによるフローを備えています。設計者は、Chip Planner 内で、再設定が必要なダイナミック領域のフロアプランを視覚的に最適化できます。インテル® Quartus® Prime プロ・エディションの LogicLock Plus 機能を使用することにより、設計制約を容易に割り当てることができます。

プラットフォーム・デザイナー(旧Qsys)プロ

インテル® Qsys Pro システム統合ツールは インテル® Quartus® Prime プロ・エディション・ソフトウェアの次世代システム統合ツールであり、インテル® Quartus® Prime スタンダード・エディション・ソフトウェアがサポートする インテル® Qsys システム統合ツール の機能をベースにして構築されています。インテル® Qsys / Qsys Pro システム統合ツールのいずれも、IP (Intellectual Property) ファンクションとサブシステムを接続するインターコネクト・ロジックを自動生成して FPGA デザインプロセスに要する時間と労力を大幅に節約します。

論理合成

論理合成ツールは、新しいフロントエンド言語パーサーを インテル® Quartus® Prime 開発ソフトウェアに統合した新しい論理合成エンジンです。新しいフロントエンド・パーサーにより、すべての IEEE レジスタ転送レベル (RTL) 言語がサポートされるように改善されました。この改善には、SystemVerilog-2005 と VHDL-2008 へのサポート拡張が含まれています。これまでサポートしていた言語も、すべてが引き続きサポートされます。

論理合成ツールの詳細な使用方法については、オンラインビデオ (英語版)をご覧ください。

BluePrint プラットフォーム・デザイナー

BluePrint プラットフォーム・デザイナー は、デバイスのペリフェラル・アーキテクチャーを詳細に調査し、インターフェイスを効率的に割り当てます。フィッターと妥当性確認をリアルタイムで実行することで不正なピン・アサインメントを防止し、その結果、複雑なエラーメッセージやフルコンパイルの完了を待つ必要がなくなり、I/O デザイン時間を 1/10 に短縮可能です。

BluePrint による外部メモリー・インターフェイス・デザイン (英語版)

このビデオでは、BluePrint プラットフォーム・デザイナーで、簡単に外部メモリー・インターフェイスを配置する方法を解説します。

BluePrint プラットフォーム・デザイナー が生産性にもたらす利点の概要 (英語版)

BluePrint プラットフォーム・デザイナー は、デバイスの I/O インターフェイス・アーキテクチャーを調査し、インターフェイスを効率的に割り当てます。このビデオでは、BluePrint プラットフォーム・デザイナー が生産性にもたらす利点の詳細を解説します。

BluePrint による迅速かつ容易な I/O システムのデザイン(英語版)

このトレーニングでは、これまで数カ月を要した妥当なフロアプランをフィッターの力を利用して 1 週間以内に作成する、インテル® Quartus® Prime 開発ソフトウェアに含まれる使いやすいツール BluePrint プラットフォーム・デザイナー について解説します。ピンごとではなく、インターフェイスごとに保証された適切なリソース配置アサインメントによって、 I/O プランニング・サイクルが短縮されます。

注: BluePrintはインテル® Arria® 10 以降のFPGAでサポートされます。

フィジカルシンセシス

インテル® Quartus® Prime 開発ソフトウェアには、フィジカルシンセシス最適化テクノロジーが含まれています。インテル® Quartus® Prime のフィジカルシンセシス・オプションは、使用する合成ツールに関係なくコンパイルプロセスのフィッティング・ステージ中に適用されます。フィジカルシンセシスの詳細については、こちら をページを参照ください。

インクリメンタルな最適化

インテル® Quartus® Prime 開発ソフトウェア・プロ・エディションのインクリメンタル最適化機能は、デザイン完了への収束を早める設計手法を提供します。インテル® Quartus® Prime 開発ソフトウェア・プロ・エディションでは、従来のフィッターステージがさらに細かく分割されて、フロー制御が強化されました。細分化された個々のステージ後にタイミング解析を実施することで、迅速なフィードバックが可能になり、全体的なデザインの繰り返しを回避できます。計画ステージでは、FPGA ファブリック転送への暫定的な I/O および HSSI に関するタイミング解析に加え、適正な配置とクロック・プランニングが可能です。配置ステージは、初期配置ステージ (完全な配置よりも高速でありながら、最終的なタイミングとの高い相関性を持つ) と最終配置ステージに分割されました。配線ステージは、デザインの収束を早めるために、配線とポスト配線ステージに分割されます。詳細なセットアップおよびホールドの最適化、そして完全なマルチコーナー解析は、ポスト配線ステージで実行されます。

初期配置

インテル® Quartus® Prime 開発ソフトウェア・プロ・エディションのインクリメンタル最適化機能は、デザイン完了への収束を早める設計手法を提供します。インテル® Quartus® Prime 開発ソフトウェア・プロ・エディションは、新たな初期配置ステージによって、インクリメンタル最適化機能の効果を高めます。

インテル® Quartus® Prime 開発ソフトウェア・プロ・エディションでは、従来のフィッターステージがさらに細かく分割されて、フローの制御が強化されました。

  • 計画ステージでは、FPGA ファブリック転送への暫定的な I/O および HSSI に関するタイミング解析に加え、適正な配置とクロック・プランニングが可能です。
  • 配置ステージでは、配線ステージに進む前にタイミング解析が可能です。配置ステージは、さらに初期配置ステージと最終配置ステージに分割されました。
    • タイミング解析は初期配置後に実行します。
    • チッププランナーは、初期配置ステージを視覚的に表示します。
  • 配線ステージは、デザインの収束を早めるために、配線とポスト配線ステージに分割されます。
    • 配線後の 3 コーナータイミング解析とポスト配線後の 4 コーナータイミング解析によって、コンパイル時間が短縮されます。
    • ポスト配線ステージでは、セットアップおよびホールドエラーを自動的に修正する設計変更管理 (ECO: Engineering Change Order) に類似したフローが提供されます。これには、コンパイル時間の短縮というメリットもあります。
    • ポスト配線ステージでは、高速および低消費電力のタイル最適化が実行されます。

インテル® Quartus® Prime 開発ソフトウェア・プロ・エディションの新しいインクリメンタル最適化およびステージごとのコンパイル機能の詳細については、無料オンラインクラス インテル® Quartus® Prime 開発ソフトウェア・プロ・エディションによるインクリメンタル最適化 (英語) を参照してください。

ハイブリッド・プレイサー

インテル® Quartus® Prime 開発ソフトウェアには、高度な配置アルゴリズムを使用してロジック配置を全体的に高速化する新しい ハイブリッド・プレイサー機能も搭載しています。この機能は、解析的手法と先進的なアニーリング法を組み合わせることにより、結果の全体的な品質向上とシードノイズの低減を実現し、タイミング・クロージャーを高速化します。

ハイブリッド・プレイサー

インテル® Quartus® Prime 開発ソフトウェアに搭載されているハイブリッド・プレイサー機能は、次世代のプログラマブル・デバイスを使用した開発の生産性を大幅に高め、市場投入までの期間を短縮することを目的に開発されました。この新しいハイブリッド配置技術が、いかに設計効率を高め、コンパイル時間の改善をもたらすかをご確認ください。

消費電力アナライザー

消費電力解析テクノロジーには、Excel ベースの Early Power Estimator (EPE) と、インテル® Quartus® Prime 開発ソフトウェアに搭載された消費電力解析ツールがあります。これらの消費電力解析ツールを使用すれば、初期デザインコンセプトの段階からデザイン実装まで通して消費電力を見積もることができます。

消費電力解析ツールの詳細については、消費電力解析ツール ページをご覧ください。

デザイン・スペース・エクスプローラー

インテル® Quartus® Prime 開発ソフトウェアには、ツール全体にわたり操作をガイドする、最新のフロー指向ユーザー・インターフェイスを備えた使いやすいデザイン最適化ツールとして、次世代のデザイン・スペース・エクスプローラー (DSE) が含まれています。DSE は、デザインに最適な インテル® Quartus® Prime 開発ソフトウェア設定を探すプロセスを自動化し、タイミング・クロージャーの達成、面積の最適化、消費電力低減をサポートします。この最新版では、探査ポイントの優劣判断に使用する Quality of Fit 測定基準のカスタマイズも可能になっています。

ツールの詳細については、オンラインビデオ (英語版) をご覧ください。

TimeQuest タイミング・アナライザー

第 2 世代の使いやすいタイミング・アナライザーです。業界標準の SDC (Synopsys® Design Constraint) のサポートを利用し、正確かつ迅速なタイミング収束を実現します。詳細については下記ビデオをご覧ください。

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  • ASIC 開発ツール相当のタイミング解析ツールを提供
  • 業界標準の SDC フォーマットのネイティブサポートを提供
  • 複雑なクロッキング方式をサポート
  • 性能が向上
  • ASIC プロトタイプ作成の容易化を実現
  • 使いやすい GUI を提供

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システムコンソール

システムコンソールは、リード/ライト・トランザクションによる FPGA デザインの迅速かつ効率的なリアルタイム・デバッグを支援するシステム・レベル・デバッグ・ツールです。使い始める前に下記ビデオをご覧ください。

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  • FPGA でデザインを実動作させながらデバッグを迅速かつ効率的に行う上で役立つ、極めて柔軟性に優れたシステムレベルのデバッグツールを提供
  • システムレベルのリード/ライト・トランザクションをシステムに送信して問題の切り分け/特定に役立てる
  • システムクロックをすばやくチェックし、リセット状態をモニター
  • ボタン、ダイヤル、グラフなどのグラフィカル要素を使用した、独自のカスタム検証ツールやデモンストレーション・ツールを作成可能

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シグナルタップ・ロジック・アナライザー

シグナルタップ・ロジック・アナライザーは、リアルタイムの信号動作をキャプチャーおよび表示するシステムレベルのデバッグツールを提供します。

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  • リアルタイムの信号動作をキャプチャーおよび表示するシステムレベルのデバッグツール
  • システムデザインにおけるハードウェアとソフトウェア間の相互作用を観測可能
  • エンベデッド・ロジック・アナライザーの最大チャネル数、サンプル深度、およびクロック速度を設定可能
  • データのサンプリングおよび表示機能の制御が向上
  • グラフィカル・インターフェイスを提供

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JNEye

最先端の JNEye リンク解析ツールによって、高速シリアルリンクの性能を迅速かつ容易に評価できます。これは、インテルのソリューションがお客様のシステム要件にどのように適合するかを理解するのに役立つ、理想的な事前デザイン・ツールです。

ModelSim*-Intel® FPGA Edition

ModelSim*-Intel® FPGA Edition ソフトウェアは、インテル のデバイスを対象とする ModelSim* ソフトウェアのバージョンです。このソフトウェアはゲートレベルのライブラリーをサポートし、動作シミュレーション、HDL テストベンチ、および Tcl スクリプティングを含んでいます。

インテル® Quartus® Prime 開発ソフトウェアは、デザインフロー全体を通じて主要な サードパーティー製 EDA ツール に対応しています。各種デザイン/検証フローの中から使い慣れたものを利用できるため、効率を最大限に高めることが可能です。