パート I
パート II
信号の減衰
高周波信号は伝送線路に沿って損失が発生し、これによってレシーバの情報解釈能力が妨害されます。表1に、信号の伝達に使用される伝送媒体に起因する損失の原因をいくつか示します。
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表 1.伝送線路に沿って生じる損失の原因 | |
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原因 |
概要 |
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誘電損失 |
高周波信号によって絶縁体の分子が励起され、分子によって信号エネルギーが吸収されます。その結果、信号強度が低下します。誘電損失は、使用されているプリント基板（PCB）の材料に関連し、材料を慎重に選択すれば改善できます。 |
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表皮効果 |
電流波形の変化はAC信号および高周波信号によって発生しますが、これらは導体表面を通過する傾向があります。その結果、材料の自己インダクタンスによって高周波では誘導リアクタンスが増加し、電子が材料の表面に押しやられます。導電面積の実質的な減少によって抵抗が増加し、それに伴って信号の減衰も大きくなります。トラック幅を広げると表皮効果を低減できますが、この方法が常に可能であるとは限りません。図 3 にこの問題を図示します。 |
絶縁材料とトラック・レイアウトを慎重に選択すれば、減衰の問題を解決するのに役立ちます。表2に、減衰の問題に対処するために Stratix® GX トランシーバに搭載される回路を示します。
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表 2.減衰問題に対処するための Stratix GX トランシーバ内の回路 | |
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原因 |
概要 |
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プリエンファシス（送信側） |
高周波減衰は、信号強度だけを高めても達成できません。信号強度を高めると、信号に関連するノイズやジッタも増幅されるためです。 プリエンファシスは、最初に送信されたシンボルのレベルだけを高め、後続のシンボルが同じレベルで送信された場合は何もしないという方法により、信号の高周波成分だけを増幅します。 例えば、3シンボル分だけ High レベルを送信する信号の場合、最初のシンボルだけが増幅され、後続の2つのシンボルは通常レベルで送信されます（図3参照）。1つのシンボルが High レベルで送信される場合も、このシンボルが強調されます。 プリエンファシスは、振幅低下、時間の変位、信号エッジの丸みなど、パターン依存ジッタの影響を克服する重要な機能でもあります。 |
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イコライザ（受信側） |
信号がレシーバに到達したときに、信号の高周波成分を増幅させて線路損失を補償するための専用レシーバ回路が使用されます。 Stratix GX は、20 インチおよび 40 インチの伝送線路に対するプログラム可能なイコライザを備えています。 |
図 3.2 Unit Interval にわたるプリエンファシス
クロストーク
信号がワイヤに沿ってドライブされるたびに、ワイヤの周囲に磁界が生じます。2本のワイヤが互いに隣接して配置されている場合、2つの磁界が互いに作用し合い、信号間にエネルギーのクロス結合が生じます。この現象はクロストークとして知られています。 表 3 に、クロストークの主要な原因となる結合の種類を示します。
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表 3.クロストークの原因となる結合の種類 | |
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結合 |
概要 |
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相互インダクタンス |
これは、ドライブされたワイヤ（アグレッサ）からの電流が磁界によって誘導され、クワイエット・ワイヤ（ビクティム）に出現する現象です。相互インダクタンスによって、ヴィクティム・ラインの近端（トランスミッタに最も近いところ）に正の波が生じて近端インダクタンスを引き起こすと同時に、伝送線路の遠端（よりレシーバに近いところ）に負の波が生じて遠端クロストークを引き起こします。 |
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相互キャパシタンス |
これは 2つの電界の結合で、ドライバの電圧の変化率に比例する電流がヴィクティム・ラインに注入される現象です。相互キャパシタンスによって、伝送線路の両端に正の波が生じます。 |
PCB を慎重に設計すれば、クロストークを大幅に低減できます。マイクロストリップまたはストリップラインのレイアウトでクロストークを低減する方法は、以下のとおりです。
- 配線上の制約が許す限り信号線同士の間隔を広げます。
- 導体ができるだけグランド・プレーンに近接するように伝送線路を設計します。これにより、伝送線路がグランド・プレーンに緊密に結合し、伝送線路を隣接信号から減結合するのに役立ちます。
- 可能な限り差動配線手法を使用します。重要な PCB トレースには特にこの手法をご使用ください。
- 大きな結合がある場合は、異なる層の信号を互いに直交させて配線します。
- 信号間で並行して走る配線の長さを最小にします。短いパラレル・セクションを使用して配線し、ネット間で結合される長いセクションを最小にします。
同時スイッチング出力
デジタル回路の速度が向上するにつれて、出力スイッチング時間が短縮されます。スイッチング時間が短いと、負荷コンデンサが放電する際に出力内で過渡電流が増加します。多数の出力がロジック High からロジック Low に同時に切り替わると、電荷が I/O 負荷キャパシタンスに蓄積され、デバイス内に流入します。 この突発的な電流が内部インダクタンスによってデバイスからボードのグランドに流出すると、電圧が発生します。その結果、デバイスとボードのグランド間に電圧差が生じ、I/O 上に瞬間的にグランド・レベルより高い低電圧信号が生じます。この現象は「グランド・バウンス」として知られていいます。 グランド・バウンスの影響により、出力 Low がボード上の他のデバイスによって High と認識されることがあります。
グランド・バウンスは、AN 315: 高速 FPGA のプリント基板設計のガイドラインに記載の多数のボード・ベース・デザイン・ルールに従うことによって低減できます。
アルテラの高速ソリューションではスルーレート・コントロールを提供しており、設計者はドライバ動作を減速することによってグランド・バウンスの影響を軽減できます。さらに、これらのデバイスには複数の電源ピンとグランド・ピンがあるため、設計者は高速 I/O ピンをグランド・ピンに近接させて配置することにより、同時スイッチング出力（SSO）の影響を軽減できます。
高速デザインを実現するには、シグナル・インテグリティを確保するためのさらなる努力が必要です。これは、いくつかの単純なアナログ・デザイン・ルールを遵守しながら、綿密な PCB レイアウト手法を使用することによって実現できます。アルテラの高速プログラマブル・ロジック・デバイスは、高速デザインのサポートに役立つ多数の機能を提供します。例えば、プログラマブル・スルーレート・コントロールや On-Chip Termination テクノロジによって、設計者の作業を軽減します。
関連リンク
- 用語集
- AN 315: 高速 FPGA のプリント基板の設計のガイドライン (PDF)
- Using Pre-Emphasis and Equalization with Stratix GX White Paper (PDF)
- Basic Principles of Signal Integrity (PDF)
- Guidelines for Designing High-Speed FPGA PCBs (PDF)
- High-Speed Digital Design & Signal Consulting, Inc.
- GigaTest Labs: Signal Integrity Engineering & Training
