Stratix® III FPGA は、最高クラスのシグナル・インテグリティを提供することにより、システム障害のリスクを低減し、デザイン・プロセスを簡素化して、デザインの性能と柔軟性を向上させます。Stratix III FPGA のダイおよびパッケージの強化のために詳細な解析を実行し努力を注ぎ込み、優れたシグナル・インテグリティおよびパワー・インテグリティを実現しました。表 1 に、シグナル・インテグリティを向上させるための Stratix III の拡張機能を示します。
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表 1. Stratix III FPGA のシグナル・インテグリティのための拡張機能 |
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| 拡張機能 | 利点 |
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I/O ごとに低インピーダンスのリターン・パスを提供し、ループ・インダクタンスとノイズを低減します。 |
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| 低インピーダンスのリターン・パスを最適化し、ループ・インダクタンスとノイズを低減します。 | |
| 調整可能なスルー・レート・コントロール | 信号のエッジ・レートを制御してノイズを低減します。 |
| スタッガード出力遅延コントロール | 同時スイッチング出力（SSO） のスイッチング時間をずらすことにより、同時スイッチング・ノイズ （SSN） を低減します。 |
| ダイナミック オンチップ・ターミネーション | 適切なライン終端とインピーダンス・マッチングのために オンチップ・ターミネーション （チップ内終端） をダイナミックに制御します。これは、伝送ラインでの反射防止に役立ちます。外部終端抵抗が不要になるため、シスム・コストが低減され、プリント基板 （PCB） の設計が簡素化されます。 |
| オン・パッケージおよびオン・ダイ・デカップリング | 高周波数デカップリングを提供し、電力ノイズを抑制します。外部 PCB デカップリング・コンデンサの数を減らすことによって、システム・コストを低減し、PCB 設計を簡素化します。 |
| LVDS バッファの機能強化 | プログラマブル・プリエンファシスおよびプログラマブル差動出力電圧 (VOD) 機能を含み、信号の減衰を補償します。 |
8:1:1 のユーザ I/O、グランド、および電源ピンの比率
この新しい Stratix III FPGA パッケージ・デザイン (図 1 参照) は、ユーザ I/O ピンの数を最適化すると共にノイズを低減します。新しいパッケージのピン配置パターンは、1本の I/O ピンごとに低インピーダンスのリターン・パスを提供するため、 VCC サグとグランド・バウンスが減少します。
図1. Stratix III パッケージのピン配置
最適化されたダイ・レベルの信号リターン・パス
新しいパッケージのピン配置に加えて、Stratix III FPGA はダイ・レベルでも強化されています。Stratix III FPGA のダイにある多数の分散グランド・バンプが、信号のリターン・パスを強化し、I/O ピン間のクロストークを低減します。
- すべての配線パターンは、より多くの層を持つ連続したソリッド・グランド・プレーンを基準とする。
- パッケージ内により多くのグランド・リファレンス・ビアを配置
- パワー／グランド・ボールの良好な分散
- ボールからプレーンへの多数のビア
- リターン・パスと PDN デザインの全体的な向上
調整可能なスルー・レート・コントロール
Stratix III FPGA は調整可能なスルー・レート・コントロールを備えており、信号のエッジ・レートを変更してシグナル・インテグリティを向上させることができます。必要な標準 I/O 規格に合わせて、4 つの異なる設定を使用して、ノイズとオーバシュートを抑制できます。この柔軟性によって設計がより細かく制御され、最適なシステム性能と優れたシグナル・インテグリティを達成できます。
スタッガード出力遅延コントロール
スタッガード出力遅延コントロール機能は、性能を最大化しながら SSN を低減します。この機能は、SSO のエッジを遅らせることにより、同時にスイッチングする信号数を低減します。つまり、出力のスイッチング時間の間隔をあけて、SSN を低減します。さらに、この機能では、ボード・トレース長のミスマッチによる信号デューティ・サイクルおよびスキュー補償を調整することも可能です。この機能で提供される柔軟性によって、システムおよび PCB デザインが簡略化されます。
ダイナミック オンチップ・ターミネーション
Stratix III FPGA は、すべての I/O ピンで高度なダイナミック オンチップ・ターミネーション (OCT) テクノロジを提供しており、シグナル・インテグリティ性能をさらに向上させ、外部終端抵抗を不要にします。このテクノロジによって、システム・コストが削減され、PCB デザインが簡略化されます。
シングル・エンド終端用の新しいダイナミック OCT 機能では、終端をダイナミックに変更でき、双方向インタフェースに非常に便利です (例えば、リードまたはライト・サイクルに応じて Stratix III FPGA の OCT 手法を変更できる DDR メモリへのインタフェース)。Stratix III FPGA は差動 オンチップ・ターミネーション もサポートしており、高速インタフェースを実現します。
Stratix III FPGA のすべての I/O ピンに組み込まれている拡張デジタル自動キャリブレーション回路は、高精度のインピーダンス制御を提供し、温度や電圧の変動によるインピーダンスの変化を補償して、再現性のある予測可能な終端を実現します。
オン・パッケージおよびオン・ダイ・デカップリング
エンベデッド・オン・パッケージおよびオン・ダイ・デカップリング・コンデンサは、外部 PCB デカップリング・コンデンサや電圧レギュレータ・モジュールではサポートできない高周波数デカップリングを提供します。これらの低インダクタンスのコンデンサは電力ノイズを抑制し、シグナル・インテグリティ性能を向上させます。
また、これらのエンベデッド・デカップリング・コンデンサは、外部 PCB デカップリング・コンデンサの数を減らすことによって、貴重なボード・スペースの節約、コストの削減、PCB デザインの大幅な簡略化を実現します。
LVDS バッファの機能強化
Stratix III FPGA の機能強化された新しい LVDS I/O バッファは、プログラマブル・プリエンファシスおよびプログラマブル VOD 機能を備えており、長い配線パターン長および短い配線パターン長に対する高速信号要件に対応します。
プログラマブル・プリエンファシスは、高周波数信号コンポーネントを向上させることにより、高周波数減衰を補償します。4つの異なる設定を使用して、さまざまな配線パータン長、伝送ライン特性、電源を調整および補償することができ、状況に合わせてプリエンファシスのレベルを最適化できます（図 2、3 を参照）。
図 2. 40 インチ・バックプレーンでのプリエンファシスされていない信号
図 3. 40 インチ・バックプレーンでのプリエンファシスされている信号
プログラマブル VOD 設定では、出力アイの高さを調整して、配線パターン長と消費電力について最適化することができます。VOD 振幅が大きい場合、レシーバ端での電圧マージンが改善され、VOD 振幅が小さい場合は消費電力が低減されます。
