Stratix® II GX トランシーバは、伝送線路の損失を補償するために高度にコンフィギュレーション可能なプリエンファシスおよびイコライザ回路を提供し、最大 6.375 Gbps での正常な送信を可能にしますが、チャネルはすべて異なるため各リンクでの設定も異なります。正しいレベルを決定する唯一正確な方法は、HSPICE シミュレーションを実行するか、あるいはアルテラのシグナル・インテグリティ開発キットを利用することですが、数時間を要するシミュレーション時間による膨大な各種の設定値を評価しなければならないため、長時間を要する可能性があります。
システム・コンポーネントを等化するためのベストな設定を見つけるためには、最良のアイ・ダイアグラムを見つけるまで複数のイタレーション（繰り返し作業）が必要となります。アルテラの PELE （Pre-emphasis and Equalization Link Estimator）テクノロジは、標準的なシミュレーション・プロセスを何週間も短縮でき、シミュレーション精度も大幅に向上します。ユーザ定義の出力ドライブ電圧設定やタッチストーン形式の散乱パラメータ（S パラメータ）と共に、アルテラ・トランシーバ向けに開発された相関モデルを使用します。S パラメータは、PCB レイアウトもしくは実測結果から取り込まれ、最適なプリエンファシスとイコライザ設定値を計算します。
独自のアルゴリズムを使用してこれらの設定が計算されると、PELE の情報は HSPICE または ELDO シミュレーションで使用されるインクルード・ファイルを作成するために EDA ツール・プラットフォーム （例： Mentor Graphicsの HyperLynx 用 Stratix II GX デザイン・キット）により管理されます。
図 1. Hyperlinx から取り込んだ標準的なライン･ブロック図
このアナログ・シミュレーションは、チャネル動作を確認し、実際のシリコン性能との相関がとられます。そのため、必要なシミュレーション・サイクル数を減らすことができます。あるいは、PELE の結果を使用して、ボード上の実際のデバイスのプリエンファシスとイコライザ設定値を設定します。
ボード S パラメータは、以下のような多くの方法で求めることができます：
- EDA ツールを使用してプリント基板デザイン・ツールから直接取り込む
- TDR （Time Domain Reflectometry） および TDT （Time Domain Transmissivity） を使用して既存のボードから抽出し、次にテクトロニクスの IConnect ソフトウェアを使用してこれらの測定値を後処理する
- Vector Network Analyzer （VNA） を使用して既存のボードから抽出する
図 2 に示すように、PELE はサポートされる EDA ツール群と共に、新しいボード・デザインのシミュレーション、およびレガシー・システムおよびバックプレーンにおけるトランシーバを予測するのに使用できます。
図 2. Hyperlinx からの Stratix II GX アイ・ダイアグラム・シミュレーション
どの EDA プラットフォームが PELE テクノロジをサポートするかについての詳細および追加情報に関しては、販売代理店にお問い合わせください。
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