Stratix® II と Virtex-4 FPGA のシグナル・インテグリティを比較するベンチマークにより、Stratix II の圧倒的な優位性が実証されています。
| 図 1: Stratix II および Virtex-4 の 1.0 Gbps LVDS IBIS シミュレーションによるアイ・ダイアグラムの比較 |
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Stratix II と Virtex-4 の I/O シグナル・インテグリティを比較するベンチマークは、アルテラとザイリンクスの両社から提供されている IBIS I/O モデルを使用したシミュレーションに基づきます。加えて、アルテラのシミュレーション結果の正当性を実証するために、アルテラの Stratix II IBIS モデルとラボにおける測定との相関性を検証するシミュレーションを示します。 Virtex-4 IBIS モデルはザイリンクスの Web サイトから直接ダウンロードしたもので、正確なものと考えられます。前述の比較および詳細な技術情報については、Signal Integrity Comparisons Between Stratix II and Virtex-4 FPGAs ホワイトペーパ をご覧ください。
ピン・キャパシタンスの測定値
Stratix II と Virtex-4 のシグナル・インテグリティの結果の主な相違点を最もわかりやすく示すのは、2 個の FPGA 間のピン・キャパシタンスの相対的な差です。下表に、各種 Stratix II I/O および各種 Virtex-4 I/O のピン・キャパシタンス値を示します。 Stratix II I/O のピン・キャパシタンスは、Virtex-4 のピン・キャパシタンスの半分以下です。Stratix II デバイスのピン・キャパシタンスは、FPGA 業界で最小となっています。下表のピン・キャパシタンス値は、ラボでの測定から得たものです。
| 表 1. Stratix II と Virtex-4 FPGA のピン・キャパシタンスの比較 | ||
| ピンの説明 | Stratix II | Virtex-4 |
|---|---|---|
| ユーザ I/O - 垂直方向 (1) | 5.0pF | 12.5pF |
| ユーザ I/O - 水平方向 (2) | 6.1pF | 12.5pF |
| コンフィギュレーション・データ・ピン | 5.0pF | 11.0pF |
| クロック・ピン - トップ/ボトム CLK[4..7] および CLK[12..15] |
6.0pF | 11.0pF |
| クロック・ピン - 左/右 CLK0, CLK2, CLK8, CLK10 |
6.1pF | 11.0pF |
| クロック・ピン - 左/右 CLK1, CLK3, CLK9, CLK11 |
3.3Pf | 11.0Pf |
- 垂直方向の I/O。 サポートされている標準 I/O 規格は、LVTTL、LVCMOS、PCI、PCI-X、HSTL-1.5V Class I および HSTL-1.5V Class II、HSTL-1.8V Class I および HSTL-1.8V Class II、SSTL-18 Class I および SSTL-18 Class II、SSTL-2 Class I および SSTL-2 Class II です。
- 水平方向の I/O。 サポートされている標準 I/O 規格は、LVDS、HyperTransport™、LVTTL、LVCMOS、SSTL-2、SSTL-18 Class I です。
もしもStratix II が Virtex-4 のように高キャパシタンス I/O となった場合はどうなるのか？
アルテラは、通常のStratix II デバイスと、ピン・キャパシタンスが Virtex-4 I/O のピン・キャパシタンスと一致するよう変更した Stratix II デバイスのシミュレーションを実行して、それらを比較しました。 その結果は、Virtex-4 I/O ピン構造特有の 2 倍のキャパシタンスの影響を実証しています。
| 図 2:「実際」のピン・キャパシタンスを持つ Stratix II と、（Virtex-4のように） 2 倍のピン・キャパシタンスを持つ Stratix II との比較 （1.0 Gibps LVDS IBIS シミュレーションによる） |
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