- Stratix® II と Virtex-4 FPGA のアイ・ダイアグラム比較の検証
- Stratix II FPGA の LVDS アイ・ダイアグラムの検証
- Stratix II FPGA の DDR2 アイ・ダイアグラムの検証
- 性能マージンの重要性についての情報
Stratix II で実現する高いアイ品質
信号エッジ・レートが高速になるほど (
) 、クロストーク・ノイズが増大するのでしょうか (
) 。そうとは限りません。
重要なのはピン容量 (C) です。他の条件がすべて同じである場合、エッジ・レートが高速になるほどノイズも増大します。 だたし、タイミングを満足し、 800 Mbps 以上の LVDS や 500 Mbps 以上のメモリ・インタフェースなどの高性能システムにマージンを提供するには、高速エッジ・レートが必要です。
高性能システムでの狭いタイミング・マージンを満たし、 FPGA のピン容量を低減するために、新たな革新が求められていました。Stratix II および Stratix II GX FPGA のデザイン・ターゲットの 1 つは、業界最小のピン容量を達成することでした。 これにより大きなアイ開口部と低い SSO ノイズが実現しました。
図 1 はピン容量の影響を示す SPICE シミュレーションの結果です。左のアイ・ダイアグラムは 1 Gbps における実際の Stratix II FPGA の LVDS で、右のアイ・ダイアグラムは Stratix II FPGA が実際の 2 倍のピン容量を有する場合のシミュレーションによるアイです。ピン容量が減少すると、アイ開口部が大きくなりアイの質も向上します。高い アイ品質 を達成するには低いピン容量が求められます。
図 1. Stratix II LVDS @ 1 Gbps シミュレーション
実際のピン容量 実際のピン容量を2倍にしたシミュレーション
この技術革新により、Stratix II のピン容量は Xilinx Virtex-4 に比べて最大 70% 低くなります（表 1 参照）。
| 表 1. Stratix II と Virtex-4 FPGA のピン容量 | ||
| ピンの説明 | Stratix II | Virtex-4 |
|---|---|---|
| ユーザ I/O: 上下のI/Oバンク | 5.0pF | 12.5pF |
| ユーザ I/O: 左右のI/Oバンク | 6.1pF | 12.5pF |
| コンフィギュレーション・データ・ピン | 5.0pF | 11.0pF |
| クロック・ピン:上下のI/Oバンク (CLK[4..7] および CLK[12..15]) | 6.0pF | 11.0pF |
| クロック・ピン: 左右のI/Oバンク (CLK0、CLK2、CLK8、CLK10) | 6.1pF | 11.0pF |
| クロック・ピン: 左右のI/Oバンク (CLK1、CLK3、CLK9、CLK11) | 3.3pF | 11.0pF |
Stratix II FPGA はピン容量の低減により、アイ開口部の幅は Virtex-4 に比べて最大 2.4 倍広くなります。
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