28nm の Stratix® V FPGA は、最高クラスのジッタおよびノイズの分離を持つトランシーバを提供することによって、シグナル・インテグリティのための設計課題を簡素化します。トランシーバの最新機能により、PCB デザインが簡素化されます。アダプティブ・リニア・イコライゼーションとディシジョン・フィードバック・イコライゼーション（DFE）、マルチタップのプリエンファシス、EyeQ アイ・ビューワ（表 1参照）などはすべて、避けられないボード損失の補償に役立ちます。Stratix V FPGA ダイおよびパッケージを強化する追加機能により、優れたシグナル・インテグリティおよびパワー・インテグリティとユーザーの柔軟性を最大限に向上することを実現します（表 2参照）。
プラグ＆プレイ・シグナル・インテグリティ
Stratix シリーズ FPGA は、次の機能を持つ業界で唯一のデバイスです。
- 高速接続に対して、最良のアイ開口部 （図 1参照） を実現するため、自動かつ継続的に受信イコライザのモニタと設定を行います。
- プラグ＆プレイ・シグナル・インテグリティを提供します（Stratix II GXのビデオを参照）。
アルテラの ADCE（Adaptive Dispersion Compensation Engine） テクノロジ をホット・ソケット機能と併用すれば、1つの FPGA デザインでシステム内のすべてのカード・スロットに対応し、在庫、特性評価、および工場テストのコストを削減できます。量産時には、PVT （プロセス、電圧、温度）の影響を継続的にモニタして補正することができます。
| 表 1. Stratix V トランシーバ FPGA のシグナル・インテグリティ機能 | ||
| 機能 | 仕様 | 利点 |
|---|---|---|
| EyeQアイ・ビューワ | 水平方向32ステップ、垂直方向64ステップ |
|
| プログラマブル受信リニア・イコライザ | 20 dB 4ステージ・フィルタ |
|
| 自動アダプテ-ション付きDFE | 5-tap | 損失の多い媒体（バックプレーン）でのクロストーク軽減に役立ちます。 |
| 電子離散 | SFP+に対する補正 | SFP+ に対して完全準拠 （SRおよびLR）。外部の電子離散補正（EDC）チップは不要です。 |
| LC送信 PLL （Phase-Locked Loop） | 3.25 Gbps ～ 12.5 Gbps、 20 Gbps ～ 28 Gbps |
ピコ秒以下の送信出力ジッタは、最良のアイ開口部とシステムのビット・エラー・レート（BER）性能を達成するのに役立ちます。 |
| プリエンファシスおよびプログラマブルVOD | 3タップ Vod = 400 mV～1,400 mV |
プリカーソルおよびポストカーソル ISI （Inter Symbol Interference） を補正するための最大 8,192 のプリエンファシス・レベルを持つ、ダイナミックにプログラム可能な3タップ・トランスミッタ・プリエンファシス。 |
| オンチップ・レギュレータ | Tx, Rx PLL | トランスミッタおよびレシーバ PLL チャージ・ポンプ、および電圧制御オシレータ （VCO） 向けのチップ内電源レギュレータは、優れたノイズ耐性を提供します。 |
I/O ブロックにおけるアーキテクチャの大幅な機能強化により、外部メモリの全体的な性能が向上しました。表 2に、Stratix V FPGA における実証済みの I/O とパッケージ技術を示します。
- DDR リードおよびライト・パスのタイミング・クリティカルなすべての回路が I/O ブロック内でハード化され、800 MHz でのタイミング・クロージャを可能にします。
- I/O にはダイナミック On-Chip Termination（チップ内終端） が含まれており、外付部品の数を減らすとともに、反射を最小化します。
- ダイ上のキャパシタンス（ODC） およびパッケージ上のデカップリンング （OPD） コンデンサが電源ラインのノイズを抑制し、I/O へのノイズ・カップリングを低減します。
- メモリ・バンクは分離されているため、コア・ノイズが出力に混入せず、最適なシグナル・インテグリティが得られます。
| 表 2. 最適なシグナル・インテグリティのためのI/Oおよびパッケージング機能 | |
| 機能 | 利点 |
|---|---|
| 8:1:1 のユーザーI/O、グランド、電源ピンの比率 | I/Oチャネルごとに低インピーダンス・リターン・パスを提供し、ループ・インダクタンスとノイズを低減します。 |
| 最適化されたダイおよびパッケージ・レベルの信号リターン・パス | 低インピーダンスのリターン・パスを最適化し、ループ・インダクタンスとノイズを低減します。 |
| 調整可能なスルー・レート・コントロール | 信号のエッジ・レートを制御して、ノイズを低減します。 |
| スタッガード出力遅延コントロール | 同時スイッチング出力（SSO）のスイッチング時間をずらすことにより、同時スイッチング・ノイズ（SSN）を低減します。 |
| ダイナミック On-Chip Termination | 適切なライン終端とインピーダンス・マッチングのために、On-Chip Termination（チップ内終端）をダイナミックに制御します。これは、伝送ラインでの反射防止に役立ちます。外部終端抵抗が不要になるため、システム・コストが低減され、PCBデザインが簡素化されます。 |
| オン・パッケージおよびオン・ダイ・デカップリング | 高周波デカップリングを提供し、電源ノイズを抑制します。外部PCBデカップリング・コンデンサの数を減らすことによって、システム・コストを低減し、PCBデザインを簡素化します。 |
表 3に Stratix V FPGA の高速差動信号の機能および利点を示します。
| 表 3. 高速差動信号 | |
| 機能 | 利点 |
|---|---|
| 強化されたLVDSバッファ | 信号の減衰を補正するためのプログラマブル・プリエンファシスおよびプログラマブル VOD 機能を含みます。 |
| ダイナミック・フェーズ・アラインメント（DPA） | ボード・レイアウトにおけるスキューを補正し、より高いデータ・レートでのソース・シンクロナスI/O動作が可能で、PCBレイアウトの実現性を向上させます。 |
| ソフトCDR | レシーバでのソフト CDR 回路により、最大データ・レート 1.6 Gbps のエンベデッド・クロックを使用する非同期シリアル・インタフェース（例えば SGMII、ギガビット・イーサネット）を実装できます。 |
