Stratix® IV 40nm FPGA は、最高クラスのジッタ特性を持つトランシーバを提供することによって、シグナル・インテグリティのための設計課題を簡素化します。アダプティブ・イコライゼーション、マルチタップのプリエンファシス、プログラマブル VOD および On-Chip Termination（チップ内終端）などトランシーバの最新機能（表 1 参照）によって、PCB デザインを簡素化し、避けられないボード損失を補償します。Stratix IV FPGA ダイおよびパッケージを強化する追加機能により、優れたシグナル・インテグリティおよびパワー・インテグリティとユーザーの柔軟性を最大限に向上することを実現します（表 2 参照）。
Stratix IV GT、Stratix IV GX、および Stratix II GX FPGAは高速接続において、最良のアイ開口部（図 1 参照）を実現するため、自動かつ継続的に受信イコライザのモニタおよび設定、さらにプラグ＆プレイ・シグナル・インテグリティを提供する業界で唯一のデバイスです（Stratix II GXのビデオにて紹介）。
図 1. 40nmのアイ・ダイグラム(8.5Gbps)
アルテラの ADCE（Adaptive Dispersion Compensation Engine）テクノロジをホット・ソケット能力と併用すれば、1つのFPGAイメージでシステム内のすべてのカード･スロットに対応し、在庫、特性評価、および工場テストのコストを削減できます。量産時に ADCE は、製造時のバラツキやプロセス電圧および温度の影響を継続的にモニタして補正することができます。
| 表 1. Stratix IV GX トランシーバ FPGA のシグナル・インテグリティ機能 | ||
| 機能 | 仕様 | 利点 |
|---|---|---|
| 受信イコライザ | 16 dB 4 ステージ･フィルタ |
|
| プログラマブル VOD | 400 mV ～ 1,400 mV |
システム・デザインのレベル、または標準プロトコルに準拠するためのレベルを選択できます。 |
| Pre-Emphasis | 900% 3 タップ | プリカーソルおよびポストカーソル ISI（Inter-Symbol Interference）を補正するための最大 8,192 のプリエンファシス・レベルを持つ、ダイナミックにプログラム可能な 3 タップ・トランスミッタ・プリエンファシス |
| オンチップ・レギュレータ | TX、RX PLL | トランスミッタおよびレシーバ PLL（Phase-Locked Loop）チャージ・ポンプ、および電圧制御オシレータ(VCO)向けのチップ内電源レギュレータは、優れたノイズ耐性を提供します。 |
| On-Chip Termination （チップ内終端） |
0、100、150 差動 |
|
プリエンファシス、イコライゼーション、および VOD はすべて、Stratix IV GT および Stratix IV GX FPGA でダイナミックにプログラムできます。これにより、トランシーバの動作中にレベルを変更することができ、相互接続性テストのためのインタフェースの調整や、システム内のボード位置に応じた設定の変更が簡単に行えます。表 2 をご参照ください。
| 表 2. 最適なシグナル･インテグリティのための I/O およびパッケージング機能 | |
| 機能 | 利点 |
|---|---|
| 8:1:1のユーザー I/O、グランド、電源ピンの比率 | I/O ごとに低インピーダンス・リターン・パスを提供し、ループ・インダクタンスとノイズを低減します。 |
| 最適化されたダイおよびパッケージ・レベルの信号リターン・パス | 低インピーダンスのリターン・パスを最適化しループ・インダクタンスとノイズを低減します。 |
| 調整可能なスルー・レート・コントロール | 信号のエッジ・レートを制御して、ノイズを低減します。 |
| スタッガード出力遅延コントロール | 同時スイッチング出力（SSO）のスイッチング時間をずらすことにより、同時スイッチング・ノイズ（SSN）を低減します。 |
| ダイナミック On-Chip Termination | 適切なライン終端とインピーダンス・マッチングのために On-Chip Termination （チップ内終端）をダイナミックに制御します。これは、伝送ラインでの反射防止に役立ちます。外部終端抵抗が不要になるため、システム･コストが低減され、PCB デザインが簡素化されます。 |
| オン・パッケージおよびオン・ダイ・デカップリング | 高周波デカップリングを提供し、電源ノイズを抑制します。外部 PCB デカップリング・コンデンサの数を減らすことによって、システム・コストを低減し、PCB デザインを簡素化します。 |
表 3 に Stratix IV FPGA 高速差動信号の機能および利点を示します。
| 表 3. 高速差動信号 | |
| 機能 | 利点 |
|---|---|
| LVDS バッファ･エンハンスメント | 信号の減衰を補正するためのプログラマブル・プリエンファシスおよびプログラマブル VOD 機能を含みます。 |
| ダイナミック･フェーズ･アラインメント (DPA) | ボード・レイアウトにおけるスキューを補正し、より高いデータ・レートでのソース・シンクロナス I/O 動作が可能で、PCB レイアウトの実現性を向上させます。 |
| ソフト CDR | レシーバでのソフト CDR 回路により、最大データ・レート 1.6 Gbps のエンベデッド・クロックを使用する非同期シリアル・インタフェース（例えば SGMII、ギガビット･イーサネット）を実装できます。 |
