Arria® II 40nm FPGA は、クラス最高のジッタ特性を有するトランシーバを提供することにより、シグナル・インテグリティを追求するデザインの課題を簡素化します。これらのトランシーバの最新機能は、PCB デザインを容易にし、マルチタップ・プリエンファシス、プログラマブル VOD、および On-Chip Termination （チップ内終端）によって、避けられないボード損失を補償します（表 1参照）。Arria II FPGA のダイおよびパッケージ性能を向上させる追加機能も含まれており、その結果、優れたシグナル・インテグリティ、パワー・インテグリティ、および最大のユーザー柔軟性を実現します。
図 1. 3.75 Gbps時の 40nm アイ・ダイアグラム
| 表 1. Arria II トランシーバ FPGA のシグナル・インテグリティ機能 | ||
| 機能 | 仕様 | 利点 |
| 受信側のイコライゼーション | 7 dB 5段 |
損失の多いバックプレーンで 6.375 GHz までの動作を可能にするクラス最高のシグナル・インテグリティを達成します。 |
| プログラマブル VOOD | 400 ～ 1,200 mV |
システム・デザインのレベルを選択するか、プロトコル規格に準拠させることができます。 |
| プリエンファシス | 3 タップ | プリカーソルおよびポストカーソル ISI (inter-symbol interference) を補償するダイナミックにプログラム可能な 3 タップ・トランスミッタ・プリエンファシスです。 |
| On-Chip Termination （チップ内終端） | 0、100 差動 | ボード・レイアウトを簡素化し,追加の PCB トレース・スタブを不要にします。 |
Arria II FPGA では、プリエンファシス、イコライゼーション、および VODはすべてプログラム可能です。これによって、トランシーバの動作中にレベルを変更でき、システムでのボード位置に応じて、相互接続性テストのためのインタフェースの調整または設定変更が容易になります。表 2、3 に Arria II FPGA のI/O およびパッケージング機能と高速差動信号の機能と利点を示します。
| 表 2. 最適なシグナル･インテグリティのための I/O およびパッケージング機能 | |
| 機能 | 利点 |
| 8:1:1/2のユーザー I/O、グランド、電源ピンの比率 | I/O ごとに低インピーダンス・リターン・パスを提供し、ループ・インダクタンスとノイズを低減します。 |
| 低いスルー・レート | 出力ドライバの立ち上がり/立ち下がり時間を延ばし、同時スイッチング・ノイズ（SSN）を減少させます。 |
| スタッガード出力遅延コントロール | 同時スイッチング出力（SSO）のスイッチング時間をずらすことにより、同時スイッチング・ノイズ（SSN）を低減します。 |
| On-Chip Termination | 適切なライン終端とインピーダンス・マッチングのために On-Chip Termination （チップ内終端）をダイナミックに制御します。これは、伝送ラインでの反射防止に役立ちます。外部終端抵抗が不要になるため、システム･コストが低減さ れ、PCB デザインが簡素化されます。 |
| オン・ダイ・デカップリング | 高周波デカップリングを提供し、電源ノイズを抑制します。外部 PCB デカップリング・コンデンサの数を減らすことによって、システム・コストを低減し、PCB デザインを簡素化します。 |
| 表 3. 高速差動信号 | |
| 特長 | 利点 |
| LVDS バッファの強化 | 信号の減衰を補償するプログラマブル・プリエンファシスおよびプログラマブル VOD 機能を内蔵しています。 |
| ダイナミック・フェーズ・アラインメント（DPA） | ボード・レイアウトでのスキューを補正し、より高いデータ・レートでのソース・シンクロナス I/O 動作が可能です。これにより PCB レイアウトが成功する可能性が高まります。 |
| ソフト CDR | レシーバでのソフト CDR 回路により、最大 1 Gbps のデータ・レートでのエンベデッド・クロックとの非同期シリアル・インタフェースの実装が可能です。 |
関連リンク
- シグナル・インテグリティ・センター
- シミュレーション・モデル：HSPICE、IBIS
- 電源分配ネットワーク（PDN）グラフィカル・デザイン・ツール
