Stratix® III の I/O 構造は、既存および新たに登場する外部メモリ規格に対して、柔軟で高性能なサポートを提供するために完全にゼロから再設計されています。
| 表 1. Stratix III の外部メモリ・インタフェースに対する最大クロック・レートのサポート | ||
| メモリの種類 | 最大データ・レート（ピンあたり） | 最大クロック周波数 |
|---|---|---|
| DDR3 SDRAM | 1,067 Mbps | 533 MHz |
| DDR2 SDRAM | 800 Mbps | 400 MHz |
| DDR SDRAM | 400 Mbps | 200 MHz |
| RLDRAM II | 800 Mbps | 400 MHz |
| QDRII + SRAM | 1,400 Mbps | 350 MHz |
| QDRII SRAM | 1,400 Mbps | 350 MHz |
表 2 に、Stratix III デバイスに外部メモリ・インタフェースを構築するためのリソースおよび技術資料の一覧を示します。
| 表 2. Stratix III の外部メモリ・リソース | ||
| 資料 | 説明 | Key(1) |
|---|---|---|
| スタートガイド | ||
| AN435: Stratix III デバイスの DDR およびDDR 2 SDRAM インタフェース実装のためのデザイン・ガイドライン (PDF) |
Stratix III デバイスの代表的なDDR および DDR2 SDRAM メモリ・インタフェースのデザイン・フローについて説明します。さらに、各デザイン・ステップへの関連資料を提供します。 |
A |
| AN436: Interfacing DDR3 SDRAM with Stratix III Devices (PDF) |
Stratix III デバイスの代表的な DDR3 SDRAM メモリ・インタフェースのデザイン・フローについて説明します。さらに、各デザイン・ステップへの関連資料を提供します。 |
A |
| デバイスの選択 | ||
| Selecting the Right High-Speed Memory Technology for Your System (PDF) | アプリケーションに適したメモリを選択する方法について説明します。 | A/L |
| The Efficiency of the DDR & DDR2 SDRAM Controller Compiler (PDF) | 帯域幅、効率、およびリード・レイテンシなどの用語について説明します。 | A/L |
| Stratix III デバイスの外部メモリ・インタフェース (PDF) | DDR メモリ・インタフェース・ピン、DQS 位相シフト回路、および DDR レジスタなどの Stratix III デバイスの内部リソースについて説明しています。 | A |
| IP メガファンクション・ユーザ・ガイド | ||
| DDRおよびDDR2 SDRAM高性能コントローラ・ユーザガイド(PDF) | コントローラ・インタフェースについて、また MegaWizard® Plug-In Manager を ALTMEMPHY と共に使用したデザイン・フローについて説明します。 | A |
| メガファンクション・ユーザガイド（ALTMEMPHY）（PDF） | altmemphy メガファンクションの機能と、アルテラの DDRおよびDDR2 SDRAM 高性能コントローラ、そしてサードパーティ・コントローラとどのようにインタフェースするかについて説明します。 | A |
| IP Megastore™ | アルテラおよびアルテラのパートナから提供されるさまざまな IP コアにリンクしています。さらにこのサイトでは、興味のある IP を検索することもできます。 | A/L |
| タイミング解析 | ||
| AN438:Constraining & Timing Analyzing External Memory Interfaces (PDF) | Stratix III デザインの altmemphy メガファンクションによって使用される各種タイミング関連パス、制約、および解析について説明しています。 | A |
| TimeQuest Timing Analyzer (PDF) | TimeQuest タイミング・アナライザの機能と SDC コマンドでデザインを制約する方法について説明します。 |
A/L |
| TimeQuest リソース | このページでは、設計者のための TimeQuestタイミング・アナライザに関する詳細情報を提供します。 | A/L |
| Multi-CS Calculator | このカリキュレータは Stratix III と Cyclone® III のマルチランク外部メモリ・インタフェース・デザイン向けのマニュアルでタイミングを緩和できる、Microsoft Excel のスプレッドシードです。 | A |
| モデルおよびボードのデザイン・ガイドライン | ||
| AN444: デュアル DIMM DDR2 SDRAM メモリ・インタフェースのデザイン・ガイドライン (PDF) | デュアル DIMM DDR2 SDRAM メモリ・インタフェースを開発するためのデザイン・ガイドラインについて説明しています。 | A/L |
| ボードデザイン・ガイドライン・ソリューション・センタ | アルテラ・デバイスのためのボード・デザイン関連情報を提供します。 | A/L |
| HSPICE モデル | アルテラ デバイスのすべての HSPICE モデルを提供します。 | A/L |
| IBIS モデル | アルテラ デバイスのすべての IBIS モデルを提供します。 | A/L |
- L = レガシー・コア。DDR および DDR2 SDRAM コントローラ Megacore ファンクション （統合スタティック・データ・パスおよびコントローラ・ソリューション）
- A = ALTMEMPHY メガファンクションを通じて提供される新しい Auto-PHY ソリューション
