Stratix® V FPGA I/O 構造は、Stratix III および Stratix IV FPGA の I/O 構造をベースにし、前例のない性能を達成するための機能強化が施されています。このI/O 構造は、既存の外部メモリ規格および新規の外部メモリ規格へのインタフェースに最適です（表 1 を参照）。
| 表 1. Stratix V FPGA がサポートする外部メモリ・インタフェースの最大クロック・レート | ||
| メモリの種類 | 最大データ・レート（ピンあたり） | 最大クロック周波数 |
|---|---|---|
| DDR3 SDRAM | 1,600 Mbps | 800 MHz |
| DDR2 SDRAM | 800 Mbps | 400 MHz |
| DDR SDRAM | 400 Mbps | 200 MHz |
| RLDRAM III | 1,600 Mbps | 800 MHz |
| RLDRAM II | 1,066 Mbps | 533 MHz |
| QDR II+ SRAM | 2,200 Mbps | 550 MHz |
| QDR II SRAM | 1,332 Mbps | 333 MHz |
表 2 に、Stratix V FPGA に外部メモリ・インタフェースを構築するためのリソースおよび技術資料の一覧を示します。
| 表 2. Stratix V FPGA の外部メモリ関連の資料 | ||
| 資料 | 詳細説明 | |
|---|---|---|
| 外部メモリ・ハンドブック | DDR、DDR2、DDR3、QDR II/+、そして RLDRAM II を含む外部メモリ・インタフェースは、FPGA を使用した大多数のエンド・システムにおいて、キャッシュやデータ保存領域を供給します。 | |
| IP MegaStore™ | アルテラまたはパートナーによる、各種 IP (Intellectual Property) を紹介します。また、必要な IP を検索することもできます。 | |
| 外部メモリのデザイン例 | アルテラ製品で外部メモリ・ソリューションを開発するためのデザイン例が含まれます。 | |
| HSPICE Models | アルテラ・デバイス用の HSPICE モデルのリソース | |
| IBIS Models | アルテラ・デバイス用の IBIS モデルの一覧表 | |
| デバッグ GUI ユーザーガイド (英語版・PDF) | デバッグ GUI のユーザーガイド | |
| Debug GUI | デバッグ GUI を含む ZIP ファイル | |
| TimeQuest リソース | TimeQuest タイミング・アナライザについてさらに詳しく理解するためのリソース | |
| ボード・デザイン・ガイドライン・ソリューション・センター | アルテラ・デバイス向けのボード設計関連のリソース | |
