Stratix® IV FPGA I/O 構造は、実証済み高性能アーキテクチャの Stratix III FPGA I/O 構造をベースにしています。このため、以下で参照されている Stratix III のドキュメントの多くは、Stratix IV FPGA にもそのまま適用されます。I/O 構造は、既存の外部メモリ規格および新しい外部メモリ規格へのインタフェースに最適です（表 1 を参照）。
| 表 1. Stratix IV FPGA の外部メモリ・インタフェースに対する最大クロック・レートのサポート | ||
| メモリの種類 | 最大データ・レート（ピンあたり） | 最大クロック周波数 |
|---|---|---|
| DDR3 SDRAM | 1,067 Mbps | 533 MHz |
| DDR2 SDRAM | 800 Mbps | 400 MHz |
| DDR SDRAM | 400 Mbps | 200 MHz |
| RLDRAM II | 800 Mbps | 400 MHz |
| QDRII+ SRAM | 1,400 Mbps | 350 MHz |
| QDRII SRAM | 1,400 Mbps | 350 MHz |
表 2 に、Stratix IV FPGA に外部メモリ・インタフェースを構築するためのリソースおよび技術資料の一覧を示します。
| 表 2. Stratix IV FPGA の外部メモリ・リソース | ||
| 資料 | 説明 | |
|---|---|---|
| スタート・ガイド | ||
| 外部メモリ・ハンドブック | DDR、DDR2、DDR3、QDR II/+、そして RLDRAM II を含む外部メモリは、FPGA を使用した大多数のエンド・システムにおいて、キャッシュやデータ・ストレージ・スペースを供給します。 | |
| IP MegaStore™ | アルテラまたはパートナーによる、各種 IP (Intellectual Property) を紹介します。また、必要な IP を検索することもできます。 | |
| 外部メモリのデザイン例 | アルテラ製品で外部メモリ・ソリューションを開発するためのデザイン例が含まれます。 | |
| HSPICE Models | アルテラ・デバイス用のHSPICE モデルのリソースを紹介 | |
| IBIS Models | アルテラ・デバイス用のIBIS モデルの一覧表 | |
| デバッグ GUI ユーザー・ガイド (英語版・PDF) | デバッグ GUI のユーザー・ガイド | |
| デバッグ GUI | デバッグ GUI を含む ZIP ファイル | |
| Arria II GX デバイスの外部メモリ・インターフェイス (英語版・PDF) | DDR メモリ・インタフェース・ピン、DQS 位相シフト回路、および DDR レジスタなどのデバイス内部要素について説明します。 | |
| TimeQuest リソース | TimeQuest タイミング・アナライザについてさらに詳しく学ぶためのリソース | |
| ボード・デザイン・ガイドライン・ソリューション・センター | アルテラ・デバイス用のボード・デザイン関連のリソースを紹介 | |
