V-by-One ソリューションの概要
アルテラとパートナーの マクニカ Macspire（マックスパイア)、Bitec 社は、次世代の高解像度（HD）、フルHD（F-HD）、または4K2K接続を必要とするディスプレイ向けにFPGAベースのV-by-One HSソリューションを実装するためのビルディング・ブロックとリファレンス・デザイン一式を提供しています。これには、デジタル・テレビ（DTV）、フラットパネル・ディスプレイ、およびPCモニタが含まれます。このソリューションは、V-by-One HS IPコアとFPGA開発ハードウェアを組み合わせることで、デザイン・エンジニアに以下に挙げるメリットを提供します。
- シンプルかつ迅速な V-by-One HS 実装
- 設計リスクの低減
- 開発期間の短縮
対象のアルテラ FPGA ファミリには、V-by-One HS プロトコルの物理層をサポートするための内蔵トランシーバ I/O が含まれています。IP コアはすべてのロジック・ファンクションを含み、カスタム・デザインと組み合わせると、完全なデザインを1個の低コスト FPGA のみで実装できるようになります。また、残りの FPGA リソースにビデオ処理アルゴリズムを簡単に追加することもできます。表1 は、アルテラ・デバイス向けの完全な V-by-One HS ソリューションの概要を示しています。
| 表 1. 完全なV-by-Oneソリューション | |
| ソリューション | 説明 |
|---|---|
| デバイス |
|
| 物理インタフェース | FPGA搭載の統合トランシーバI/Oにより、最大3.75 Gbpsで32レーンまでのPHYプロトコルをサポートします。 |
| パートナー提供の V-by-One IPコア |
マクニカ Macspire のV-by-One HS IP コア（Specification Revision 1.3 をサポート） Bitec社のV-by-One HS IP コア（Specification Revision 1.1 をサポート） |
| 開発ハードウェア | |
V-by-One IP コア
マクニカ Macspire、Bitec 社の V-by-One HS IP コアは、ASIC や ASSP ベースのソリューションより早く製品を市場に投入できるように、内蔵トランシーバ I/O を用いたアルテラの FPGA を活用します。コアは拡張可能で、簡単に使うことができます
- 最大3.75 Gbps で 1～32 レーンに必要な帯域幅と機能をサポートします。
- 18～36 ビットの色深度がユーザ選択可能です。
- 自動的にリフレッシュ・レートを取り込み、ピクセル・クロック・スピードに自動変換します （例えば、60 Hz から 74.25 MHz）。
- アルテラのビデオおよび画像処理（VIP）IP スイート （注文コード： IPS-VIDEO） と互換性があり、直接のインタフェースが可能です。
技術的背景
次世代ディスプレイに求められる帯域幅は急速に高くなっており、LVDS のような既存の内部ボード間接続ソリューションでは不十分になっています。V-by-One HS は、大量のビデオおよび制御データの送信を可能にするために開発されました。色と制御に必要とされるビット幅に応じて、V-by-One HS は最大32レーンを最大 3.75 Gbps で提供します。パネル OEM には、以下のような利点も提供されます。
- ケーブル／コネクタの低コスト化
- 消費電力の削減
- EMI の低減
- ノイズの多い条件下でも優れた伝送品質
このプロトコルは、ハイエンド・ディスプレイ製品において、LVDS ベースのソリューションから置き換える目的で、大手のディスプレイ製造企業にも採用されています。図1に、低コスト Cyclone IV GX FPGA を用いたデザインの例を示します。
図 1. 低コストFPGAに実装されたV-by-One HS IP
プロトコル規格
V-by-One HSプロトコルは、THine Electronics 社により開発された、次世代フラットパネル・ディスプレイに求められる、より高いフレーム・レートと解像度をサポートするためのオープン・スタンダードです。この規格では、独自のエンコーディング方式とクロック・データ・リカバリ（CDR）・ベースのシリアライザ／デシリアライザ（SERDES）技術を採用しています。
プロトコル伝送には、最大40ビットのビデオ・データ、最大24ビットの制御データ、HSYNC、VSYNC、データ・イネーブル（DE）が含まれます。データ・レーンの数（1～32）は、リフレッシュ・レート（60 Hz から 240 Hz）と色深度（18/24/30/36ビット）により決まります。各データ・レーンは、CML I/O 規格を用いた AC 結合の差動伝送線路です。トレーニング・リンクは、データ伝送の開始前にトランシーバ I/O がロックおよびトレインされていることを確かめるために、トランスミッタとレシーバ間の信号を監視します。- 詳細は、THine Electronics 社にお問い合わせください。
