システム・パケット・インタフェース Level 4, Phase 2 (SPI-4.2) プロトコル (POS-PHY Level 4 または PL4 とも呼ばれる) が 10 Gbps 以上のデータ・レート・パケットおよびマルチギガビット・アプリケーションにおける PHY とリンク・レイヤ・デバイス間のセル転送用の標準インタフェースとして各種業界で広く受け入れられています。システム・アプリケーションには、SONET/SDH (STS-192/STM-64)、10 ギガビット・イーサネット、マルチチャネル・ギガビット・イーサネット上のパケットが含まれます。図 1 に SPI-4.2 トポロジーを示します。
図 1. SPI-4.2 トポロジー
注：
- CDR = clock data recovery （クロック・データ・リカバリー）
- SERDES = シリアライザ/デシリアライザ
- POS = packet over SONET （SONET で転送されるパケット）
アルテラの POS-PHY Level 4 (PL4) MegaCore® ファンクションは、OIF SPI-4.2 規格に基づいて開発され、さまざまなベンダーからの SPI-4.2 デバイスと組み合わせて、Stratix® GX FPGA でのテストに合格しています。アルテラの PL4 ソリューションは、可能な最大限の柔軟性を提供します。 シングルまたはマルチポート・コンフィギュレーションがサポートされ、共有バッファや独立バッファを可能にする各種の FIFO サイズおよび構造を実現できます。 多数のデータ・バス幅もサポートされています。複数のバースト・サイズ、「almost empty」 FIFO フラグ、および連続バースト・モードのサポートはすべて、アプリケーションに対して高度な最適化を可能にします。AtlanticTM インタフェースを使用すると、グルー・ロジックを介在させないで他の IP (Intellectual Property) モジュールに容易に相互接続でき、また IP Toolbench および MegaWizard™ Plug-Ins によって、システム・デザイン時にコアを簡単にカスタマイズでき、デザイン時間が短縮されます。
SPI-4.2 に対して LVDS データ・リンク当たり 1.25 Gbps （総スループット・レート 20 Gbps）という高い性能をサポートすることにより、主流なデータ・レート・アプリケーションを適切なマージンを確保しながら、安価な低速グレード・デバイスで達成できます。さらに、現行のテクノロジで最先端デザインを実現できます。このような速度では、スキューの管理が重大な課題となります。Stratix GX FPGA は、ダイナミック・フェーズ・アラインメント（DPA）として知られるエンベデッド・デスキュー回路を内蔵した最初の FPGA であり、1 Gbps という高いデータ転送レートを容易にサポートします。 この統合化された機能は、すべての Stratix および Arria® シリーズ FPGA およびすべての HardCopy® ASIC (HardCopy Stratix および HardCopy APEX ASIC を除く）にも含まれています。アルテラの Cyclone® シリーズ FPGA は、LVDS I/O 当たり最大 622 Mbps まで、DPA なしで SPI-4.2 をサポートします。
関連リンク
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デバイス
特性評価レポート
- ご希望に応じて SPI-4.2 の特性評価レポートを提供致します。日本アルテラまたは販売代理店にお問い合わせください。
