アルテラの Stratix® V、Stratix IV、Stratix III、Cyclone® V、Cyclone IV、Arria® V、Arria II GX （高速スピード・グレード） FPGA、そしてHardCopy® IV および HardCopy III ASIC は、10/100/1000 Mbps または外部イーサネット PHY デバイスへのギガビット・イーサネット接続のための普及拡大が進む SGMII （Serial Gigabit Media Independent Interface） 仕様をサポートします。これらのデバイスは、最大 1.4 Gbps のデータ・レートで高速 LVDS インタフェースをサポートする内蔵シリアライザ／デシリアライザを備えています。SERDES 回路は、1.25 Gbps で動作する SGMII インタフェースに対するソース同期および非同期シリアル・データ通信をサポートするように構成されます。この SGMII ソリューションは、SGMII 仕様に適合し、デバイス当たりのポート数が少数から多数までのギガビット・イーサネットを持つシステムのコストと消費電力を節約します。
Stratix V、Stratix IV、Stratix II GX、Cyclone V、Cyclone IV、Arria シリーズ、および HardCopy IV GX デバイスの内蔵ギガビット・シリアル・トランシーバは、10/100/1000Mb またはギガビット・イーサネット用の SGMII インタフェースもサポートします。
SGMII アプリケーション
代表的なチップ間 SGMII アプリケーションでは、 10/100/1000 Mbps イーサネットまたはギガビット・イーサネット・リンク用に、12～48 本の全二重 SGMII を使用することがあります。Stratix V、Stratix IV、Stratix III、Cyclone V、Cyclone IV、Arria V、Arria II GX FPGA （高速スピード・グレード）、および HardCopy IV GX & HardCopy III ASIC は複数の全二重チャネルの実装が可能です、最大規模のデバイスで最大 132 の LVDS トランスミッタおよびレシーバ・ペアを提供します。
図 1 は、SGMII インタフェースで直接バックプレーンに接続あるいは、PHY デバイスを介して アルテラ 10/100/1000 Mbps イーサネット・ネットワーク／バックプレーンに接続するアルテラのトリプル・スピード・イーサネット MegaCore ファンクションで構成されたギガビット・イーサネット・ライン・カードの例です。これら2つの例では、異なるアルテラ デバイスが持つ、 LVDS I/O とシリアル・トランシーバが SGMII インタフェースを実現できることを示します。
図 1. アルテラ・デバイスと PHY デバイスによる SGMII 接続の例
注:
- PHY デバイスの例としては、Marvell 88E1112S および 88E1240 および Broadcom BCM5461S および 8012S があります。
これらのアルテラ・デバイスは、ライン・カード上のギガビット・イーサネット SFP (small form-factor pluggable) 光または銅モジュール・ポート、ホスト・プロセッサ、とバックプレーン・ドライバの接続も提供できます。これらのデバイスは、標準的なライン・カード上で他のデバイスとの幅広いインタフェースもサポートします。
図 2 は、LVDS I/O および、シリアル・トランシーバを用いて SGMII インタフェースでアルテラのデバイスと 10/100/1000Mbps、もしくはギガビット・イーサネット SFP モジュールに接続するギガビット・イーサネット・ラインカードの 2つの例を示します。
図 2. アルテラ・デバイスと SFP モジュールによる SGMII 接続の例
アルテラ・デバイスにおける SGMII の機能
アルテラ・デバイスは、LVDS I/O で次の 3 つのレシーバ・データパス・モードをサポートします。
- DPA (ダイナミック・フェーズ・アラインメント) モード
- 非 DPA モード
- ソフト CDR モード
SGMII インタフェースの場合は、受信データパスでのソフト CDR モードと DPA モード （ソース・シンクロナス・モード） をデータ通信に使用します。
- 非同期システムでのソフト CDR モード： これらのシステムでは、アップストリーム・トランスミッタからのデータ・チャネルで送信されるソース・シンクロナス・クロックはありません。 トランスミッタとレシーバは、2つの異なるソースからの基準クロックを使用します。
- 同期システムでのソフト CDR モード： トランスミッタとレシーバは、同じソースからの基準クロックを使用します。
- ソース・シンクロナス・モード： これらのシステムでは、ソース・シンクロナス・クロックはデータ・チャネルで送信されます。 レシーバ・ノードはこのソース・シンクロナス・クロックを使用して受信したデータを復帰します。
アルテラ・デバイスの LVDS トランスミッタは、プログラマブル出力電圧設定、出力コモン・モード範囲、およびプリエンファシスの設定を備えています。 受信側では、これらのデバイスは広範囲の入力電圧振幅および入力コモン・モードで動作することができます。
トリプル・スピード・イーサネット MegaCore ファクション
アルテラは、フィジカル・メディア・アッタチメント、フィジカル・コーディング・サブレイヤ、および MAC （Media Access Control） 用のトリプル・スピード・イーサネット MegaCore® ファンクションを使用した Stratix V、Stratix IV、Stratix III、Stratix II GX、Arria シリーズ、 Cyclone V、Cyclone IV GX、HardCopy IV、および HardCopy III によるイーサネット・アプリケーションのための完全な革新的カスタム・ロジック・ソリューションを提供します。トリプル・スピード・イーサネット MegaCore ファンクションは、ソフト CDR としてコンフィギュレーションされた Stratix V、Stratix IV、Stratix III、Arria V、Arria II GX、HardCopy IV、または HardCopy III デバイスの LVDS ハード・マクロを使用します。 トリプル・スピード・イーサネット MegaCore ファンクションについて詳細は、アルテラの販売代理店にお問い合わせください。
関連リンク
- Stratix V FPGA
- Stratix IV FPGA
- Stratix III FPGA
- Stratix II GX FPGA
- Arria V FPGA
- Arria II GX FPGA
- Arria GX FPGA
- Cyclone V FPGA
- Cyclone IV GX FPGA
- Cyclone III FPGA
- HardCopy IV ASIC
- HardCopy III ASIC
- Stratix IV デバイス・ハンドブック: High-Speed Differential I/O Interfaces and DPA chapter (PDF)
- Stratix IV デバイス・ハンドブック: High-Speed Differential I/O Interfaces and DPA chapter (PDF)
- Stratix III デバイス・ハンドブック: 高速差動 I/O インタフェースおよび DPA の章 (PDF)
- Small Form-factor Pluggable (SFP) Transceiver MultiSource Agreement (MSA) (PDF)
- AN 518: SGMII Interface Implementation Using Soft-CDR Mode of Stratix III Devices (PDF)
- アルテラ・トリプル・スピード イーサネット MegaCore ファンクション
