Interlaken は、10 Gbps ～100 Gbps 超の伝送速度を実現するために設計されたスケーラブルなチップ間インタコネクト・プロトコルです。Interlaken は、最新のシリアライザ/デシリアライザ（SERDES）テクノロジおよび柔軟なプロトコル層を使用して、チップ間インタコネクトのピンおよび消費電力オーバヘッドを最小限に抑え、システム全体で使用可能なスケーラブルなソリューションを提供します。このスケーラビリティは各種のレーン数で動作可能な Interlaken の能力によってもたらされ、1 レーンあたりのデータ・レートに関する固有の制限はありません。
Interlaken は、SPI4.2 のチャネル化およびフロー・コントロール属性を XAUI の長い到達範囲および少ないピン数要件と組み合わせて、既存のチップ間プロトコルの欠点に対応します。バンドルされたシリアル・リンクは、複数のチャネル、バックプレッシャー機能、CRC ベースのデータ・インテグリティ・チェック、および柔軟なレーン・コンフィギュレーションとの論理的なチップ間接続を作成するのに使用されます。
FPGA に対して最適化された Interlaken IP コアとともに使用されるアルテラの高速デバイスは、1つまたは複数の Interlaken インタフェースを実装するための最適なプラットフォームを提供します。
| 表 1. Interlakenのデバイス・サポート | |
| デバイス | チャネル/データレート (Gbps) |
|---|---|
| Stratix® V GT FPGA | 28 Gbps までサポートする最大 4 チャネル トランシーバ、および 12.5 Gbps までサポートする最大 32 チャネル トランシーバ |
| Stratix V GX FPGA | 12.5 Gbps までサポートする最大 66 チャネル トランシーバ |
| Stratix V GS FPGA | 12.5 Gbps までサポートする最大 27 チャネル トランシーバs |
| Stratix IV GT FPGA | 11.3 Gbps までサポートする最大 32 チャネル トランシーバ、および 6.375 Gbps までサポートする最大 40 チャネル トランシーバ |
| Stratix IV GX FPGA | 6.375 Gbps までサポートする最大 40 チャネル トランシーバ |
| Stratix II GX FPGA | 6.375 Gbps 時に最大 20 チャネル |
| Arria® II GZ FPGA | 6.375 Gbps 時に最大 24 チャネル |
| HardCopy® V ASIC | 6.375 Gbps までサポートする最大 48 チャネル トランシーバ |
| HardCopy IV GX ASIC | 6.5+ Gbps までサポートする最大 16 チャネル トランシーバ、および 3.2 Gbps までサポートする最大 8 チャネル トランシーバ |
Stratix V シリーズ FPGA の実装は、最近の FPGA で使用可能な最先端アーキテクチャ （64/67 エンコーダー／デコーダー・ブロック、CRC、スクランブラー、ギアボックス）を活用するよう特別に最適化されています。アルテラの Interlaken コアは、10、40、100 Gbpsを任意の数の トランシーバ・レーンでサポートします。各コアは、Interlaken リビジョン 1.2 仕様に完全に準拠し、コスト効果が高くリスクのない迅速な 「Time-to-Market」 ソリューションを提供します。
図 1. Stratix V FPGA の Interlaken IP
