アルテラは、チップ間、ボード間、またはバックプレーン・インタコネクト向けの IEEE 802.3 規格に準拠するギガビット・イーサネット・ポートを使用したデバイスのデザイン・サイクルを短縮する一連の完全なソリューションを提供します。 アルテラはエンベデッド・システム内での使用、または銅や光ファイバ 媒体を介したネットワークのためのソリューションを提供します。 これらのソリューションでは、簡単かつ迅速にプロトコルを実装でき、デザイン・リスクの低減、開発時間の短縮、およびシステム・デザインのコア機能への集中を可能にします。
ギガビット・イーサネット統合ソリューション
これらのアルテラ・デバイスは、1.25 Gbps シリアル・インタフェースを備えた完全統合ギガビット・イーサネット・ソリューションを提供します。
- 統合ギガビット・シリアル・トランシーバのサポート
- Stratix® V GX (GX, GS & GT) FPGA
- Stratix IV (GX & GT) FPGA
- Stratix II GX FPGA
- Arria® V FPGA
- Arria II FPGA
- Cyclone® V (GX & GT) FPGA
- Cyclone IV GX FPGA
- HardCopy® IV GX ASIC
- LVDS I/O 、統合ダイナミック・フェーズ・アラインメント (DPA)、およびソフトのクロック・データ・リカバリ(CDR) モードのサポート
- Stratix V FPGA
- Stratix IV FPGA
- Stratix III FPGA
- Arria V FPGA
- Arria II FPGA
- Cyclone V FPGA
- HardCopy IV (E & GX) ASIC
- HardCopy III ASIC
Stratix V (GX, GS & GT)、Stratix IV (GX & GT)、Stratix II GX、Cyclone V (GX & GT)、Cyclone IV GX、Arria V 、Arria II FPGA、および HardCopy IV GX デバイスが搭載するトランシーバは、プロトコルの IEEE 802.3 1 ギガビット・イーサネット (GbE) のフィジカル・コーディング・サブレイヤ（PCS）およびフィジカル・メディア・アタッチメント（PMA）レイヤを完全にサポートします。Stratix V、Stratix IV、Stratix III、Cyclone V、Arria V、Arria II GX （高速スピード・グレード）、HardCopy IV、および HardCopy III デバイスの統合ダイナミック・フェーズ・アラインメント (DPA) およびソフト CDR モードを備えた LVDS I/O (1.25 Gbps) は、プロトコルおよび SGMII 規格の IEEE 802.3 1000Base-X (1GbE) PMA レイヤを完全にサポートします。これらの統合化された機能を、アルテラのトリプル・スピード (10/100/1000Mbps) イーサネット MegaCore® ファンクションと組み合わせて、1 個のデバイスに完全なプロトコルを実装することができます。
アルテラのデバイスは、10Base-T (シールドなしツイスト・ペア銅線で 10Mb）、100Base-T (銅線で 100Mb）、および 1000Base-T (銅線で 1Gb） ネットワークには直接インタフェースしません。したがって、イーサネット銅線への接続のために、外部 10/100/1000Base-T 規格の PHY デバイスが必要です。
表 1 に完全なギガビット・イーサネット・ソリューションの概要を示します。
| 表 1. 統合シリアル・インタフェースを備えた完全なギガビット・イーサネット・ソリューション | |
| ソリューション | 説明 |
|---|---|
| デバイス | |
| 物理インタフェース | 完全な PMA および PCS サポートを提供する統合 PHY |
| ギガビット・イーサネット IP コア | ギガビット・イーサネット IP コア |
| 開発ボード |
|
| 10/100/1000Mb イーサネット UNH テスト・レポート | アルテラの販売代理店にお問い合わせください。 |
| ギガビット・イーサネット特性評価レポート | アルテラの販売代理店にお問い合わせください。 |
外部トランシーバ・ソリューション
アルテラ・デバイスには、ギガビット・イーサネット用のパラレル外部インタフェースのみを提供しているものがあり、これらのデバイスには MAC/PCS へのパラレル・インタフェースを備えた外部標準イーサネット PHY デバイスが必要です。表 2 に外部トランシーバまたは PHY デバイスへのパラレル・インタフェースのみ備えているアルテラ・デバイスによる GbE ソリューションを示します。これらのアルテラ・デバイスと外部 PHY 間の接続は、業界標準の MAC 用 GMII または RGMII インタフェースまたは PCS 用 TBI インタフェースを介して行われます。
| 表 2. 外部シリアル・トランシーバ・デバイスを使用したギガビット・イーサネット・ソリューション | |
| ソリューション | 説明 |
|---|---|
| デバイス | |
| 物理インタフェース | これらのデバイスは、GMII または RGMII インタフェースおよび外部トランシーバでギガビット・イーサネット MAC ポートか、または TBI インタフェースで PCS ポートをサポートします。 |
| ギガビット・イーサネット IP コア | ギガビット・イーサネット IP コア |
| 開発ボード | MoreThanIP社の 10/100/1000 イーサネット PHY ドータボード、Marvell社の PHY 付きの Nios® II 開発キット Cyclone II エディションおよび Nios II 開発キット Stratix II エディション |
テクノロジの背景
イーサネットは当初クライアント PC 間をハブそして後にはスイッチを介して 10 Mbps の回線速度で相互接続する LAN テクノロジとして定義されました。 その後クライアント側の回線速度は 100 Mbps (高速イーサネット) および 1 ギガビット／秒 (Gbps) まで向上しました。ネットワーク帯域幅要求の増加および新しいアプリケーションの出現に伴い、複数の 10/100Mb 回線を 1GB アップリンクに集約し、続いて複数の 1Gb 回線を 10Gb アップリンクに集約するスイッチが登場しました。 LAN におけるユビキタス・ライクなイーサネット・テクノロジの使用により、著しいスケール・メリットが得られ、スイッチ装置などのコンポーネント・コストが低下しています。
今日、ギガビット・イーサネットは以下の目的で使用する場合にコスト効果を発揮します。
- 複数のデバイスの 1個のローカル CPU に接続
- バックプレーンまたはシステム上の複数のボードをデータ転送用に相互接続
- エンベデッド・システム内の回線カードとホスト CPU 間の信号の制御
図 1 に、マルチポート MAC フロント・エンド機能に対してアルテラの Stratix III または Stratix IV FPGA を、バックプレーン・インタコネクトに対して FPGA を使用した、ギガビット・イーサネット多ポート回線カードを示します。これらの FPGA には、高性能データ・プレーンおよびホスト CPU への制御信号（コントロール・プレーン）用トリプル・スピード・イーサネット MegaCore ファンクションが含まれます。
図 1. データ・プレーンおよびコントロール・プレーン・アプリケーションでのギガビット・イーサネット MAC
関連リンク
