アルテラは IEEE 802.3ba タスク・フォースの参加メンバーであり、40G および 100G イーサネット・プロトコルのソリューションを他社に先駆けて提供しています。統合トランシーバを内蔵したアルテラの Stratix® V FPGA は、14.1 Gbpsで動作可能であり、40G および 100G イーサネット・プロトコル・スタックに対する完全な統合ソリューションを実現します。これには、40G および 100G プロトコルのためのマルチレーン・ディストリビューション （MLD） と物理コーディング・サブレイヤ （PCS） が含まれています。
Stratix V GT FPGA は、28.05 Gbps のビルトイン・トランシーバ、強化されたMLD、64B/66B PCS ブロックを利用して、100G プロトコル・スタック全体を1つのデバイスに実装し、高性能アプリケーションに対応した 10G/40G/100G 準拠の完全な統合ソリューションを提供します。表 1に完全な 100G ソリューションの概要を示します。
| 表 1. 完全な 10G ソリューション | |
| ソリューション | 説明 |
|---|---|
| トランシーバ | 統合された 10G Base-R 準拠トランシーバ |
| サポートされるデータ・レート | 600 Mbps ～ 14.1 Gbps |
| ハード IP コア | MLD および 64B/66B PCS （802.3baに準拠） |
| トランシーバ特性評価レポート | アルテラの販売代理店にお問い合わせください。 |
Stratix V FPGA テクノロジの背景
アルテラの Stratix V GT デバイスは、CAUI または XLAUI インタフェースを実装するための専用モードを提供するビルトイン・トランシーバを備えており、これによって複数の PHY と 100G MAC を1つの FPGA に統合することができます。トランシーバには、レート・マッチング専用 FIFO バッファ、8B/10B および 64B/66B エンコーディング・ファンクション、8B/10B および 64B/66B デコーディング・ファンクション、MLD、ワード・アライメント・ファンクションが搭載されています。3本のチャネルのグループごとに、インタフェース両端のスキューを低減するためのビルトイン・チャネル・アライメント回路も備わっています。図 1に、PCS を統合した 100 ギガビット・イーサネット MAC のブロック図を示します。10GBASE-R プロトコルをサポートするために、トランシーバ・チャネルごとに独立した64B/66B PCS ブロックがあります。
図 1. 強化された MLD と 64B/66B PCS ブロックを備えた 100 ギガビット・イーサネット MAC
Stratix V GT のトランシーバはすべての IEEE 802.3ae および IEEE 802.3ba 仕様を満たすように設計されています。これらのトランシーバは、SFP+ 光モジュールとインタフェースするための外部EDC コンポーネントが不要で、10G バックプレーンをドライブできます。
